ADS1605
ADS1606
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SBAS274E - 2003年3月 - 修订2004年6月
t
1
CLK
t
13
DRDY
t
16
CS
(1)
t
17
RD
DOUT [15：0 ]
t
18
D1
t
19
D2
DL
(2)
t
21
t
20
t
15
t
2
t
14
t
2
（ 1 ） CS可以绑定到低电平。
（2）的数据读数（DL）的数量由FIFO电平设置。
图4.数据检索时间（ ADS1606与FIFO使能）
RD ， CS
t
7
DOUT [15：0 ]
t
8
图5. DOUT非活动/活动时间（ ADS1606与FIFO使能）
时序要求图4和图5
符号
t1
t2
t7
t8
t13
t14
t15
t16
t17
t18
t19
t20
t21
描述
CLK周期（1 / FCLK ）
CLK脉冲宽度，高或低
RD和/或CS无效（高）到DOUT高阻抗的上升沿
RD下降和/或CS有效（低电平）的边缘DOUT活跃。
瑞星CLK的边缘DRDY高
DRDY期
DRDY正脉宽
后DRDY变为低电平RD高保持时间
CS为低电平之前RD变低
RD负脉宽
RD正脉宽
DRDY切换前RD高
前CS高RD变高
0
0
10
10
2
0
民
20
10
7
7
12
8
×
FIFO水平（ 1 ）
1
15
15
典型值
25
最大
1000
单位
ns
ns
ns
ns
ns
CLK
周期
CLK
周期
ns
ns
ns
ns
CLK
周期
ns
注： DOUT [15：0 ]和DRDY负载= 10pF的。
（ 1 ）请参阅FIFO更多的细节部分。
10
