AD9146
注册
名字
时钟
接收器
控制
地址
（十六进制）
0x08
位
7
6
5
4
PLL
控制
0x0A
7
6
名字
DACCLK税修正
REFCLK占空比校正
DACCLK交叉校正
REFCLK交叉校正
PLL使能
PLL手动启用
描述
1 =启用的DACCLK输入占空比校正。
1 =启用的REFCLK输入占空比校正。
1 =启用的DACCLK差分交叉校正
输入。
1 =启用差分交叉校正
REFCLK输入。
1 =使能PLL时钟倍频器。该REFCLK输入
用作PLL的参考时钟信号。
1 =启用手动选择VCO频段。正确的
VCO的频带必须由用户来确定，并写入到
位[ 5：0] 。
选择将要使用的VCO频段。
选择PLL的环路滤波器的带宽。
00 =最宽的带宽。
…
11 =最窄的带宽。
设置标称PLL电荷泵电流。
00000 =最低电流设置。
…
11111 =最高电流设定。
PLL控制时钟分频器。该分频器决定的比例
的DACCLK频率给PLL控制器时钟的
频率。 F
PC_CLK
必须始终低于75兆赫。
00 = f
DACCLK
/f
PC_CLK
= 2.
01 = f
DACCLK
/f
PC_CLK
= 4.
10 = f
DACCLK
/f
PC_CLK
= 8.
11 = f
DACCLK
/f
PC_CLK
= 16.
1 =使能PLL交叉点控制器。
PLL VCO分频器。这个分压器确定的比率
VCO频率至DACCLK频率。
00 = f
VCO
/f
DACCLK
= 1.
01 = f
VCO
/f
DACCLK
= 2.
10 = f
VCO
/f
DACCLK
= 4.
11 = f
VCO
/f
DACCLK
= 4.
PLL环路分频器。这个分压器确定的比率
DACCLK频率的REFCLK频率。
00 = f
DACCLK
/f
REFCLK
= 2.
01 = f
DACCLK
/f
REFCLK
= 4.
10 = f
DACCLK
/f
REFCLK
= 8.
11 = f
DACCLK
/f
REFCLK
= 16.
1 = PLL生成的时钟跟踪REFCLK输入
信号。
VCO控制电压回读。请参阅表22 。
表示当前所选择的VCO频段。
默认
0
0
1
1
0
1
0x0C
[5:0]
[7:6]
手动VCO频段[ 5 ： 0 ]
PLL环路带宽[1：0 ]
000000
11
[4:0]
PLL电荷泵
电流[ 4：0]
10001
0x0D
[7:6]
N2[1:0]
11
4
[3:2]
PLL交叉控制使能
N0[1:0]
1
10
[1:0]
N1[1:0]
01
PLL状态
0x0E
7
[3:0]
[5:0]
PLL锁定
VCO的控制电压[ 3：0]
VCO的带读回[5：0 ]
不适用
不适用
不适用
0x0F
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