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AD9146
工作原理
高性能，小尺寸和低功耗
使AD9146非常有吸引力的DAC，用于有线和无线
通信系统。双数字信号路径和双
DAC架构允许一个简单的界面，以共同的正交
设计单边带（ SSB ）发射机调制器的时候。
该AD9146提供的功能，让简单的同步
和灰带进来的数据和多个设备之间。辅
还提供了在芯片上的DAC 。所述辅助DAC可以使用
输出直流偏移补偿（在SSB LO补偿
发射器）和增益匹配（镜像抑制optimiza-
化在SSB发射机） 。
数据格式
指令字节包含在表9中所示的信息。
表9.串行端口指令字节
I7 （MSB）
读/写
I6
A6
I5
A5
I4
A4
I3
A3
I2
A2
I1
A1
I0 （ LSB ）
A0
R / W ，位指令字节的如图7所示，确定是否读
或者指令字节写操作后写数据传输发生。
逻辑1表示读操作，并且逻辑0表示写
操作。
A6至A0 ，位6位的指令字节为0 ，确定
寄存器，它的数据传输部分期间访问
通信周期。对于多字节传输， A6的出发
字节地址。通过产生剩余的寄存器地址
基于对LSB_FIRST位器件（寄存器0x00 ，第6位） 。
串口操作
串行端口是一种灵活的同步串行通信
端口，允许轻松连接到多种行业标准
微控制器和微处理器。串行I / O的COM -
兼容大多数同步传输格式，包括
摩托罗拉SPI和Intel SSR协议。该接口允许
读/写访问权限配置AD9146的所有寄存器。
单字节或多字节传输的支持，以及
为MSB优先或LSB优先传输格式。
SDIO
31
09691-032
串口引脚说明
串行时钟（ SCLK）
串行时钟引脚同步数据和从该装置和
运行内部状态机。的最大频率
SCLK为40兆赫。所有数据输入被登记在上升沿
的SCLK 。所有数据都赶出在SCLK的下降沿。
SCLK
32
CS
33
SPI
PORT
片选（ CS ）
一个低电平输入开始和盖茨通信周期。
它允许在同一序列中使用一个以上的设备
通信线路。当CS引脚为高电平时， SDIO引脚
进到一个高阻抗状态。在该通信
周期中， CS引脚应保持在低水平。
图25.串行端口接口引脚
通信周期与AD9146有两个阶段。
第1阶段是指令周期（一个指令的写入
字节到设备） ，暗合了第8个SCLK上升沿
边缘。指令字节提供串行端口控制器
与有关的数据传送2周期阶段的信息
通信周期。第1阶段的指令字节定义
即将到来的数据传送是读或写，以及
起始寄存器地址用于数据传输的第一个字节。
每一个通信周期的第一个连接8个SCLK上升沿
用于写入指令字节到器件中。
逻辑高电平CS引脚后跟一个逻辑低电平复位
串行端口定时的指令周期的初始状态。
从该状态下，接下来的8个SCLK上升边表示的
当前的I / O操作的指令位。
其余SCLK边缘的通信的第2阶段
周期。阶段2是该装置之间的实际数据传输
系统控制器。通信周期的第二阶段是
传输的一个或多个数据字节。寄存器立即修改
时写入到每个传输字节的最后一位。
串行数据输入/输出（ SDIO ）
该SDIO引脚是双向引脚用作输入的
写模式，在阅读模式下的输出。数据被写入到
该引脚上的设备，并从该引脚上的设备读取。该
在SDIO引脚配置是通过寄存器0x00的控制，
第7位为使寄存器的数据回读，这一点一定要
设置为1 。
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