数据表
引脚配置和功能描述
24 FILTER_SEL
23 REF_EN
21 XTAL1
20 XTAL2
19 AGND
22 DGND
AD5700/AD5700-1
XTAL_EN 1
CLKOUT 2
CLK_CFG0 3
CLK_CFG1 4
RESET 5
CD 6
18 V
CC
AD5700/
AD5700-1
顶视图
（不按比例）
17 ADC_IP
16 HART_IN
15 REF
14 HART_OUT
13 REG_CAP
9
笔记
1.裸露焊盘应连接
到AGND或DGND ，或者，它可以
进行电气连接。 IT IS
建议将焊盘热
连接到铜层，增强
散热性能。
复式
DGND 12
RXD 10
IOV
CC
11
TXD 7
RTS 8
图2中。
AD5700/AD5700-1
引脚配置
表6 。
AD5700/AD5700-1
引脚功能描述
PIN号
1
助记符
XTAL_EN
描述
晶振电路使能。低状态使得所述晶体振荡器电路，和一个外部晶体是
所需。高状态禁用晶振电路，以及一个外部时钟源或内部振荡器
（ AD5700-1只）提供时钟源。该引脚用于与CLK_CFG0和CLK_CFG1结合
引脚配置所需的时钟产生方案。
时钟输出。如果使用晶体振荡器或内部RC振荡器，时钟输出可以在配置
CLKOUT引脚。使时钟输出消耗额外的电流来驱动该引脚上的负载。看到CLKOUT
更多的细节部分。
时钟配置控制。见表7 。
时钟配置控制。见表7 。
低电平有效数字输入。持RESET地方低
AD5700/AD5700-1
在掉电模式。在一个高的状态
RESET返回
AD5700/AD5700-1
他们的上电状态。如果不使用该引脚，该引脚连接到IOV
CC
.
载波检测，数字输出。在CD的高表示检测到有效载体。
传输数据的数字输入。数据输入到调制器。
请求发送，数字输入。高状态，使解调器，并禁用调制器。低状态
使调制器和禁用解调器。
该引脚上的高电平使全双工操作。见工作原理部分。低状态禁用
此功能。
接收数据UART接口输出的数字数据。从解调器输出的数据被访问该引脚上。
数字接口电源。数字阈值电平参考施加在该引脚上的电压。应用
电压可以是在1.71伏至5.5伏的范围内
数字电路的接地参考点。对于典型的操作中，建议将该引脚连接至
AGND 。
电容连接内部稳压器。此引脚与地连接一个1 μF电容。
HART FSK信号输出。看到的FSK调制器部和图26为典型的连接。
内部参考电压输出或外部2.5 V参考电压输入。从这个连接一个1 μF电容
引脚接地。当供给的外部基准，在V
CC
供应需要2.7 V的最小电压
HART FSK信号。当使用内部过滤器，耦合HART输入信号转换成该引脚采用了一块2.2 NF系列
电容。如果使用外部带通滤波器，如图21 ，不要连接到该引脚。
如果使用内部带通滤波器，连接680 pF到该引脚。另外，该引脚可直接连接
ADC的输入，在这种情况下，一个外部带通滤波器网络必须被使用，如示于图21 。
电源输入。 2 V至5.5 V ，可以应用到该引脚。 V
CC
应去耦至地低ESR
10 μF和0.1μF电容（见电源去耦部分） 。
模拟电路的接地参考点。
版本A |第20页第7
2
CLKOUT
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
CLK_CFG0
CLK_CFG1
RESET
CD
TXD
RTS
复式
RXD
IOV
CC
DGND
REG_CAP
HART_OUT
REF
HART_IN
ADC_IP
V
CC
AGND
10435-002
