AD1896
（待续
从第1页）
数字伺服环路测量之间的时间差
在5个ps的输入和输出采样率。这是必要的
为了选择正确的多相滤波系数。该
数字伺服回路具有优良的抖动抑制了输入和
输出的采样率，以及主时钟。抖动rejec-
化开始于小于1Hz 。这需要很长的沉降
每当时间
RESET
是无效或当输入或
输出采样率的变化。以减少稳定时间，当
中的无效
RESET
或在一个采样速率的改变，所述数字
伺服环路进入快速建立模式。当数字伺服
循环已经充分地解决在快速模式下，切换到
正常或缓慢沉降模式，并继续定居，直到
输入和输出的采样之间的时间差的测量
利率是在5 ps的。在快速模式下， MUTE_OUT信号
被置为高电平。正常情况下， MUTE_OUT被连接到
MUTE_IN引脚。该MUTE_IN信号用于轻轻静音
在断言，轻声取消静音AD1896的AD1896
当它被释放。
采样率比电路用于缩放的滤波器长度
FIR滤波器的抽取。滞后测量
采样率比用于避免在缩放振荡
该过滤器的长度，这会导致在输出端的失真。
然而，当多个AD1896s使用具有相同序列
输入端口的时钟和相同的串行输出口的时钟，则滞回
teresis导致多个AD1896s之间不同的群延迟。
A相匹配模式的功能被添加到AD1896 ，以
解决这个问题。在相位匹配模式下， AD1896 ，
主人，它的传输采样率比其他AD1896s ，
从站，从而使多个AD1896s之间的群延迟
仍然是相同的。
在AD1896的群时延可以调整短期或
长时间的延迟。地址偏移被添加到的写指针
FIFO中的采样速率转换器。这个偏移量被设置为16，用于
短延时和64，用于长时间的延迟。在很长的延迟，群延迟
被有效地增加了48个输入采样时钟。
在AD1896的采样率转换器可以被旁路
完全采用旁路模式。在旁路模式下， AD1896的
串行输入数据被直接传递到串行输出端口与 -
任何抖动。这对于通过非音频是有用
数据，或当所述输入和输出采样率同步
对于彼此和采样率比正好是1比1。
该AD1896是一个3.3 V ， 5 V输入容限的一部分，可
采用28引线SSOP封装。该AD1896是5 V输入容限
只有当VDD_IO电源引脚与5 V供应
REV 。一
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