信号说明
R
信号名称
SCKE_A [3 ：0]的
TYPE
O
SSTL-
2/1.8
O
SSTL-1.8
描述
时钟使能：
（1每等级） SACKE被用来初始化SDRAM的
在上电，掉电SDRAM行列，并把所有的SDRAM
在挂起到RAM排名进入和退出自刷新。
片上终端（ DDR2只） ：
活跃的片上终端控制
支持DDR2器件的信号。
SODT_A [3 ：0]的
2.3
DDR / DDR2 DRAM通道B接口
需要注意的是82910GL ， 82915GL和82915PL （ G） MCH只支持DDR DRAM 。
信号名称
SCLK_B [5：0 ]
TYPE
O
SSTL-
2/1.8
描述
SDRAM差分时钟：
（每个DIMM 3） SCLK_Bx和它的补
SCLK_Bx ＃信号进行差分时钟对输出。的交叉
SCLK_Bx的正边缘和它的补码的下降沿
SCLK_Bx ＃是用来品尝的指挥和控制信号
SDRAM 。
SDRAM互补差分时钟：
（每个DIMM 3 ）这些都是
所述互补差分DDR / DDR2时钟信号。
片选：
（ 1元排名）这些信号选择特定的SDRAM
在有效状态的组件。有一个片选的每个
SDRAM排名
内存地址：
这些信号被用于提供所述复
行和列地址到SDRAM
银行选择：
该银行在选择这些信号定义
每个SDRAM排名
DDR2 ： 1 - Gb技术，是8家银行。
DDR ： 1 - Gb技术，为4组。 SBS_B [2]不使用
行地址选通：
这个信号被用于与SCAS_B ＃和SWE_B ＃
（连同SCS_B ＃ ）来定义的SDRAM命令
列地址选通：
这个信号被用于与SRAS_B ＃和
SWE_B ＃ （连同SCS_B ＃ ）来定义SDRAM的命令。
写使能：
这个信号被用于与SCAS_B ＃和SRAS_B ＃ （沿
与SCS_B ＃ ）来定义的SDRAM命令。
数据线：
SDQ_Bx信号接口到SDRAM数据总线
SCLK_B [5：0 ]＃
O
SSTL-
2/1.8
O
SSTL-
2/1.8
O
SSTL-
2/1.8
O
SSTL-
2/1.8
SCS_B [3：0 ]＃
SMA_B [13 ：0]的
SBS_B [2 ：0]的
SRAS_B ＃
O
SSTL-
2/1.8
O
SSTL-
2/1.8
O
SSTL-
2/1.8
I / O
SSTL-
2/1.8
2x
O
SSTL-
2/1.8
2x
SCAS_B ＃
SWE_B ＃
SDQ_B [63 ：0]的
SDM_B [7 ：0]的
数据屏蔽：
当在写操作启动后，相应的数据
在SDRAM组被屏蔽。有一个SDM_Bx信号为
每一个数据字节通道。
数据表
39
