位置：首页 > IC型号导航 > 首字符T型号页 > 首字符T的型号第939页 > TAS5036AIPFC > TAS5036AIPFC PDF资料 > TAS5036AIPFC PDF资料1第17页
体系结构概述
2.1.6 DCLK
DCLK是受从MCLK锁相环电路产生的内部高频时钟。该TAS5036A
使用DCLK来控制所有的内部操作。 DCLK是MCLK的8倍于正常速度模式的速度，
4次MCLK双速度， 2倍MCLK的四速。相对于我
2
寻址
寄存器， DCLK时钟周期用于指定通道间的延迟，并检测当MCLK频率
漂流。表2-4 DCLK表示采样率， MCLK和DCLK之间的关系。
表2-4 。 DCLK
Fs
（千赫）
32
44.1
48
88
96
192
MCLK
（兆赫）
8.1920
11.2896
12.2880
22.5280
24.5760
49.1520
DCLK
（兆赫）
65.5360
90.3168
98.3040
90.1120
98.3040
98.3040
DCLK期
（纳秒）
15.3
11.1
10.2
11.1
10.2
10.2
2.1.7串行数据接口
该TAS5036A只/只接收串行数据接口在所有模式下作为一个奴隶。该TAS5036A有
3 PCM串行数据接口，接受六个声道的数字数据虽然SDIN1 ， SDIN2 ， SDIN3投入。
串行音频数据是MSB优先，二进制补格式。
在TAS5036A的串行数据接口可以配置右对齐，我
2
S，左对齐或DSP
模式。此接口支持32 kHz时， 44.1千赫， 48千赫， 88千赫， 96千赫， 176.4千赫和192千赫数据
采样率。使用数据接口控制寄存器中指定的串行数据接口格式。该
支持字长如表2-5所示。
在正常操作条件下，如果串行数据接口的设置改变状态，错误恢复
序列被启动。
表2-5 。支持字长
数据模式
右对齐， MSB在前
右对齐， MSB在前
右对齐， MSB在前
I2S
I2S
I2S
左对齐， MSB在前
DSP框架
字
长度
16
20
24
16
20
24
24
16
MOD2
0
0
0
0
1
1
1
1
MOD1
0
0
1
1
0
0
1
1
MOD0
0
1
0
1
0
1
0
1
2.1.7.1
I
2
的时机
I
2
的时机使用LRCLK来定义当正在传输的数据是用于左声道或右声道。
LRCLK为低为左声道和高为右声道。阿位时钟， 48或64倍Fs的运行时
在数据时钟。有一个位时钟的从LRCLK信号改变状态的第一时间的延迟
在数据线的数据位。数据首先被写入MSB和是对位时钟的上升沿有效。该
TAS5036A未使用的口罩尾随数据位的位置。主模式下只支持64倍FS位时钟。
SLES061B - 2002年11月 - 修订2004年1月
TAS5036A
11
