第一部分概述
1.1 56F805特点
1.1.1
处理核心
高效的16位56800系列采用双哈佛架构处理器引擎
多达40个每秒百万条指令（ MIPS ）在80MHz的核心频率
单周期16
×
16位的并行乘法器 - 累加器（ MAC）的
两个36位累加器，包括扩展位
16位双向桶形移位器
具有独特的处理器的寻址模式并行指令集
硬件DO和REP循环
三个内部地址总线和一个外部地址总线
四个内部数据总线和一个外部数据总线
指令集同时支持DSP和控制器功能
控制器寻址风格的紧凑型码模式和指令
高效C编译器和局部变量的支持
软件子程序和中断堆栈深度仅受内存的限制
JTAG /一旦调试编程接口
1.1.2
内存
哈佛架构允许多达三同时访问程序和数据存储器
片上存储器包括一个低成本，高容量的闪存解决方案
— 31.5K
×
的程序闪存的16位字
— 512
×
的程序RAM的16位字
- 4K × 16位数据字的Flash
— 2K
×
数据RAM的16位字
— 2K
×
引导闪存的16位字
片外存储器扩展功能的可编程为0 ， 4,8 ，或12的等待状态
- 多达64K
×
数据存储器16位
- 多达64K
×
程序存储器16位
1.1.3
外围电路的56F805
两个脉宽调制器模块各有六个PWM输出， 3电流检测输入和四个
故障输入，容错设计与死区时间插入;支持中心 - 边沿对齐模式
两个12位模拟数字转换器（ ADC ），它同时支持两个转换; ADC和
PWM模块可以同步
每个单元有四个输入或两个附加的四定时器的两个正交解码器
56F805
技术数据，版本16
4
飞思卡尔半导体公司
