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SPRS584E
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2009年4月
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修订2011年3月
3.8.3
基于PLL的时钟模块
该器件具有一个片上，基于PLL的时钟模块。该模块提供了所有必要的时钟
对于该设备的信号，以及控制为低功耗模式的条目。 PLL有一个4位比率控制
PLLCR [ DIV ]选择不同的CPU时钟速率。看门狗模块应该写入之前被禁用
到PLLCR寄存器。它可以被重新使能（如果需要的话）之后的PLL模块已经稳定，这需要
1毫秒。输入时钟和PLLCR [ DIV ]位应该以这样的方式来选择其输出频率
锁相环（ VCOCLK ）至少为50兆赫。
表3-17 。 PLL设置
PLLCR [ DIV ] VALUE
(1)
0000 （ PLL旁路）
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
(1)
(2)
(3)
(2)
SYSCLKOUT （ CLKIN ）
PLLSTS [ DIVSEL ] = 0或1
(3)
OSCCLK / 4 （默认）
（OSCCLK * 1）/ 4
（OSCCLK * 2） / 4的
（OSCCLK * 3） / 4的
（OSCCLK * 4）/ 4
（ OSCCLK * 5 ） / 4
（ OSCCLK * 6 ） / 4
（ OSCCLK * 7 ） / 4
（ OSCCLK * 8 ） / 4
（ OSCCLK * 9 ） / 4
（ OSCCLK * 10 ） / 4
（ OSCCLK * 11 ） / 4
（ OSCCLK * 12 ） / 4
(1)
PLLSTS [ DIVSEL ] = 2
OSCCLK/2
（OSCCLK * 1 ）/ 2个
（OSCCLK * 2）/ 2
（OSCCLK * 3）/ 2
（OSCCLK * 4） / 2的
（OSCCLK * 5） / 2的
（ OSCCLK * 6 ） / 2
（ OSCCLK * 7 ） / 2
（ OSCCLK * 8 ） / 2
（ OSCCLK * 9 ） / 2
（ OSCCLK * 10 ） / 2
（ OSCCLK * 11 ） / 2
（ OSCCLK * 12 ） / 2
PLLSTS [ DIVSEL ] = 3
OSCCLK
（ OSCCLK * 1 ） / 1
（OSCCLK * 2）/ 1
（ OSCCLK * 3 ） / 1
（ OSCCLK * 4 ） / 1
（ OSCCLK * 5 ） / 1
（ OSCCLK * 6） / 1
（ OSCCLK * 7 ） / 1
（ OSCCLK * 8 ） / 1
（ OSCCLK * 9 ） / 1
（ OSCCLK * 10 ） / 1
（ OSCCLK * 11 ） / 1
（ OSCCLK * 12 ） / 1
PLL控制寄存器（ PLLCR ）和PLL状态寄存器（ PLLSTS ）由XRS信号或看门狗重置为默认状态
只有复位。调试器或时钟丢失发出复位检测逻辑，没有任何效果。
此寄存器受EALLOW保护。见
TMS320x2803x短笛系统控制和中断参考指南
（文献编号
SPRUGL8)
了解更多信息。
默认情况下， PLLSTS [ DIVSEL ]配置为/ 4 。 （引导ROM修改为/ 1 ）。 PLLSTS [ DIVSEL ]必须为0，写入前
PLLCR只有PLLSTS [ PLLLOCKS ] = 1后，应该有所改变。
表3-18 。 CLKIN除以选项
PLLSTS [ DIVSEL ]
0
1
2
3
CLKIN DIVIDE
/4
/4
/2
/1
版权
2009-2011年，德州仪器
功能概述
47
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