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TMS320VC33
数字信号处理器
SPRS087E - 1999年2月 - 修订2004年1月
PLL隔离
内部PLL电源可直接连接到CV
DD
和V
SS
(0
情况下），部分分离，如图
在图5中，或完全隔离，如图6 RC网络消除了PLL用品转动高
在CV频率的噪音
DD
和V
SS
耗材成抖动。
CVDD
0 100
PLLVDD
0.1
F
PLLVSS
0 100
VSS
0.01
F
图6. PLL隔离电路框图
在初始化时钟和PLL注意事项
上电时， CPU时钟分频模式可以在MAXSPEED ， LOPOWER或IDLE2 ，或PLL可以
在未定义模式。 RESET落在有效CPU时钟的存在下被使用来清除此状态下，在这之后
该设备将同步终止任何外部活动。
在TMS320VC33的5倍FCLKIN锁相环包含一个8位的PLL -LOCK计数器，它使PLL的输出
FCLKIN / 2的初始斜坡期间的频率。这个计数器，但是，不会增加当RESET为低
或者在没有输入时钟。至少256输入时钟要求的第一个下降沿之前
重置为PLL输出来清除该计数器。的设置和行为被认为是如下。
动力施加到DSP与RESET低输入时钟高或低。时钟应用（ RESET仍
低），并且PLL似乎就锁定到输入时钟，产生预期的X5的输出频率。 RESET
被驱动至高电平， PLL输出立即下降到FCLKIN / 2为0-256输入周期或FCLKIN / 2 128
输出循环。 PLL /频率CPU的时钟，然后切换到X5模式。
在开关是同步的，不会产生时钟故障，所以唯一的效果是CPU运行速度慢
对于后到第一个128个周期复位为高电平。一旦PLL稳定后，计数器将保持清零状态
而随后的复位不会出现此情况。
可能要求不使用晶体振荡器系统是否充分供给为250mA的电流每个DSP
通电后，没有时钟源。这种额外的电流条件是在初始化内部逻辑的结果
当CPU看到的最低的4个内部时钟DSP内核和被校正。晶体振荡器
通常不受这一条件，因为振子和核心电路变成半功能的简历
DD
= 1 V
其中，故障电流是相当低的。备用时钟脉冲也可以应用到无论是EXTCLK
或者XIN时钟输入引脚。
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