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R
XC4000E和XC4000X系列现场可编程门阵列
4
C1 C4
H1
D IN / H 2
SR / H 0
EC
G4
G3
G2
G1
逻辑
功能
OF
H'
F' ，G'
和
H1
F4
F3
F2
F1
逻辑
函数F'
OF
F1-F4
DIN
F'
G'
H'
逻辑
函数G '
OF
G1-G4
DIN
F'
G'
H'
S / R
控制
D
SD
绕行
YQ
Q
EC
G'
H'
RD
1
Y
S / R
控制
D
SD
Q
绕行
XQ
EC
K
（CLOCK ）
H'
F'
多路控制
通过配置程序
RD
1
X
X6692
（未显示RAM和进位逻辑功能） XC4000系列CLB的简化的框图：图1
倒装FL OPS
在CLB可以通过组合输出（ S）的接口
连接网络，而且还可以存储组合
在一个或两个IP- FL FL OPS和成果或其他输入数据
连接其输出到互联网络为好。
这两个边沿触发的D - FL型IP- FL OPS有共同的
时钟（ K）和时钟使能（ EC）的投入。一方或双方的时钟
输入也可永久启用。存储元件
功能中所描述
表2中。
时钟使能
时钟使能信号（ EC）为高电平有效。欧盟引脚
通过两个存储单元共享。如果悬空
或者，时钟使能该存储单元默认
活动状态。 EC是不是CLB内可逆的。
表2 ： CLB存储元件的功能
（活性上升沿被示出）
模式
上电或
GSR
倒装佛罗里达州运
K
X
X
__/
0
1
0
X
EC
X
X
1*
X
1*
1*
0
SR
X
1
0*
0*
0*
0*
0*
D
X
X
D
X
X
D
X
Q
SR
SR
D
Q
Q
D
Q
锁存器（ XC4000X只）
在CLB存储元件，也可以CON组fi gured作为
锁存器。两个锁存器具有共同的时钟（K）和时钟
使能（ EC）的投入。存储元件功能
在描述
表2中。
时钟输入
每个佛罗里达州的ip-佛罗里达州运算可以被触发或者上升沿或下降沿
时钟边沿。时钟引脚由两个存储共享的元素
求。但是，时钟是独立可逆的每个
存储元件。任何逆变器放置在时钟输入是
自动吸收到CLB 。
LATCH
两
图例：
X
__/
SR
0*
1*
不在乎
上升沿
设置或重置价值。重置为默认值。
输入为低电平或悬空（默认值）
输入为高电平或悬空（默认值）
6-10
1999年5月14日（版本1.6 ）
