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R
XC4000E和XC4000X系列现场可编程门阵列
表16 ：引脚说明
I / O
I / O
中
后
引脚名称
CON连接克。 CON连接克。
永久专用引脚
引脚说明
八个或更多（取决于封装）连接到标称+5 V电源电压
VCC
I
I
（ + 3.3V低电压器件） 。所有必须连接，并且每个人都必须去耦
用0.01 - 0.1
F
电容到地。
八个或更多（取决于封装类型）连接到地面。所有必须CON组
GND
I
I
连接的。
在配置过程中，配置时钟（ CCLK ）在主模式或异步输出
异步的外设模式，而是一个输入从机模式，同步外设
模式。配置完成后， CCLK有弱上拉电阻，并可以被选择作为
CCLK
我还是
I
回读时钟。有没有对XC4000系列CCLK高或低的时间限制DE-
恶习，除了回读期间。看
“违反最大高电平和低电平时间光谱
ification的回读时钟“第56页
对于这个异常的解释。
DONE是一个可选的内部上拉电阻的双向信号。作为输出，它
表示在完成配置过程的。作为输入，低电平上完成
DONE
I / O
O
可以被配置为延迟全局逻辑初始化和输出使能。
可选的上拉电阻被选择为在XACTstep程序cre-一个选项
阿泰的配置比特流。该电阻默认包含。
计划是一个积极的低投入，迫使FPGA清除其配置的MEM
ORY 。它被用来初始化一个配置周期。当程序变高时，FPGA
完成当前明确的周期，并执行另一个完整清晰的周期，才
节目
I
I
进入等待状态，并释放INIT 。
该程序带有一个永久性弱上拉，因此它不需要外部上拉
至Vcc 。
用户I / O引脚可以具有特殊功能
在外设模式配置，该引脚指示何时是适当的写
另一个数据字节到FPGA中。同样的情况也可在D7在异步
O
I / O
异步的外设模式中，如果在选择装置中执行一个读操作。
RDY / BUSY
配置完成后， RDY / BUSY是用户可编程I / O引脚。
RDY / BUSY被拉高到INIT变为高电平之前高阻抗上拉。
在主并行配置，在A0 - A17输出（ A0每一个变化 - 为A21
XC4000X ）以前是在RCLK ，冗余输出信号的上升沿。 RCLK是
RCLK
O
I / O
有效的主频PROM中。它在配置过程中很少使用。配置完成后，
RCLK是用户可编程I / O引脚。
由于模式的输入，这些引脚进行采样后， INIT变高，以确定组态
要使用配给模式。配置完成后， M0和M2可被用作输入端，和M1
可以用作一个三态输出。这三个引脚都没有相关的输入或输出
寄存器。
我（ M0 ） ，在配置过程中，这些引脚有弱上拉电阻。最流行的CON-
M0, M1, M2
I
O（ M1 ） ，成形模，从串行的模式引脚可以这样悬空。三
我（ M2）模式下输入可单独配置有或没有上拉或弱下拉重
电阻取值。建议4.7 kΩ的上拉下拉电阻值。
当通过特殊的示意图叫出这些引脚只能用作输入或输出
定义。要使用这些引脚，将库组件MD0 ， MD1 ， MD2和IN-
代替通常的键盘符号。输入或输出缓冲器仍必须被使用。
如果边界扫描时，该引脚为测试数据输出。如果不使用边界扫描
该引脚是一个没有寄存器三态输出，完成配置后。
TDO
O
O
该引脚可只有当特殊的示意图定义叫了用户输出。对
使用该销，将库组件，TDO ，而不是通常垫符号。一个输出
放缓冲器仍必须被使用。
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1999年5月14日（版本1.6 ）
