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R
XC4000E和XC4000X系列现场可编程门阵列
同步外设模式
同步外设模式，也可以考虑
从并行模式。外部信号驱动CCLK
在FPGA （多个）的输入（多个） 。平行CON连接gura-的网络连接第一个字节
化的数据必须是可用的领先的数据输入
FPGA的CCLK上升沿之前很短的安装时间。
随后的数据字节的八分之一CON-移入
secutive CCLK的上升沿。
相同的CCLK的边缘，它接受数据，也使
RDY / BUSY输出变为高一个CCLK周期。引脚
名字是用词不当。在同步外设模式是
真是一个确认信号。同步操作
不需要这个响应，但它是一个有意义的信号
用于测试目的。请注意， RDY / BUSY被拉高
高阻抗上拉前， INIT变高。
领先FPGA的串行数据，并提出预
后置数据（以及所有的数据，超过FL OWS领先设备）上
其DOUT引脚。有1.5 CCLK内部延迟围
ODS ，这意味着，DOUT上的落下的CCLK的变化
缘，并在菊花链中下一个的FPGA接收数据
在随后的上升沿CCLK的边缘。
为了完成串行移位操作时， 10个额外的
CCLK的上升沿所需的最后一个数据字节具有后
被装入后，加一更CCLK的周期为每个
菊花链式连接的设备。
同步外设模式通过对一个<011>
该模式管脚（ M2 ， M1 ， M0 ） 。
注意：
M2可以被短路到地
如果没有用作I / O
N / C
4.7 k
N / C
M0 M1
时钟
CCLK
M2
可选
菊花链式
FPGA的
M0 M1
CCLK
M2
数据总线
8
D
0-7
DOUT
DIN
DOUT
V
CC
4.7 k
XC4000E/X
同步的
常识
外设
XC4000E/X
SLAVE
控制
信号的
4.7 k
节目
RDY / BUSY
INIT
DONE
INIT
DONE
节目
节目
X9027
图56 ：同步外设模式电路图
6-64
1999年5月14日（版本1.6 ）
