Z80180/Z8S180/Z8L180
增强Z180微处理器
ZiLOG公司
架构
在Z180
结合了高性能CPU内核，一个
各种系统和I / O资源，广阔的有益
的应用范围。 CPU核心包括五个功能
tional模块：时钟发生器，总线状态控制器，接口
中断控制器，存储器管理单元（MMU ）和
中央处理单元（CPU） 。集成I / O的资源;
ES弥补剩下的四个功能块：直
内存访问（ DMA ）控制器（双通道） ， asynchro-
理性的串行通信接口（ ASCI ， 2个通道）
可编程装载定时器（PRT ， 2信道） ，和一个
时钟串行I / O（ CSIO ）通道。
时钟发生器。
产生的系统时钟来自一个外部
最终晶振或时钟输入。外部时钟除以
两个或一个，并提供给内部和外接设备
恶习。
总线状态控制器。
这种逻辑执行所有的状态
并与CPU和总线控制活性相关
一些片上外设。这包括等待状态的时序，
复位周期， DRAM刷新和DMA总线交流。
中断控制器。
这种逻辑监控和优先
在各种内部和外部中断和陷阱
提供从CPU的正确反应。为了保持
与Z80兼容
的CPU，三个不同的中断
模式被支持。
内存管理单元。
MMU的允许用户
“地图”由CPU使用的存储器（在逻辑上仅64KB）
成1MB的寻址范围由支承
Z80180 / Z8S180 / Z8L180 。 MMU的组织
目标代码保持兼容的Z80 CPU ，
同时提供访问扩展内存空间。这
通过使用有效的“共同面积 - 完成
篇章区“的计划。
中央处理单元。
在CPU微代码来亲
韦迪核心是目标代码的兼容Z80
中央处理器。它还提供了与Z80指令集的超集，
包括8位乘法。芯已被修改为AL-
低很多的说明，在更少的时钟赛扬执行
克莱斯。
DMA控制器。
DMA控制器提供高速
内存和I / O设备之间的传输。 OP-转移
支持的操作是存储器到存储器，存储器
到/从I / O和I / O到I / O 。支持的传输模式
要求，突发和周期挪用。 DMA传输可以访问
完整的1 MB地址范围的块长度达64
KB ，并且可以跨越64K边界。
异步串行通信接口（ AS-i
CI ） 。
在ASCI逻辑提供两个独立的全双工
UART接口。每个通道都包括一个可编程的波特率
发电机和调制解调器控制信号。在ASCI渠道
还可以支持多处理器通信格式
以及断线检测和生成。
可编程重载定时器（ PRT ） 。
这种逻辑是由
两个独立的通道，每个都包含一个16位的计数器
（定时器）和计数重载寄存器。对于时基
计数器被从系统时钟产生（除以20 ）
才到达柜台。 PRT通道1提供了一个
可选的输出，以允许波形生成。
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初步
DS971800401
