应用说明
名字
WVGA
WVGA
SVGA
决议
854x480
854x480
800x600
色彩深度（位）
12
10
10
PX_CTRL传输
从来没有
每个像素
从来没有
表4-5 ：以500 Mbit / s的VESA视频分辨率设置，刷新率60Hz的（例子）
5.0像素时钟抖动
正如在第3.6节，在发射机处的像素时钟从串行链路去耦。因此，抖动
或方差在此时钟不影响高速串行链路。像素时钟恢复在接收EX-
传导束从数据流的时钟，并根据该视频缓冲器状态来调整它。假设一个理想的像素
与无抖动和噪声时钟，接收器处的像素时钟输出具有相同的频率上发射
输入。
除了这样一个事实jitterless像素时钟是不现实的，由于电磁干扰，组件和设计约束， VARI-
因为它们传播的时钟和there-的发射光谱元代甚至可能在EMI方面advantegous
前可能会降低排放。
尽管，在APIX链路本身不受影响，抖动可以根据偏差引起数据错误
和方差的调制。
从象素时钟输入到像素时钟输出路径可以被看作是锁相环，产生一特定频率和
稳定的控制环路。 PLL的基准频率是标称的像素时钟的频率（例如
为20MHz ） 。抖动会出现频率漂移（偏移，如短漂到20.5Mhz ）和的频率
occurence （调制方式，如1KHZ ） 。
为了从抖动，在数据错误率确定所述像素时钟输出频率的依赖关系
链路已经参照测量，以像素时钟以不同的比特宽度，频率，抖动调制和DE-
viation 。结果被显示为三维曲线图，每一个比特宽度。
图5-7示出了在1千兆位/ s的带宽模式下的12位接口的例子。该试验是在一个执行
即在每个测试中，发射机像素接口用一个特定的象素时钟和在一个偏差供给方式
特定调制。例如测试开始于6MHz的像素时钟频率，以2 ％ （ 0.12Mhz ）在偏差
1kHz的。在情况下，链接上没有检测到数据错误时，偏差增大到4 ％等。 DE-的
viation测量最高达10％ ，调制为1和50千赫之间扫过。
看该图中，黄色区域表示的结构中，在其上没有任何错误的偏差发生
化的10％。结果表明，与增加一般增加的最大可能偏差
调制频率。例如，在35MHz的像素时钟，没有错误以50kHz调制发生和
10 ％ （ 3.5MHz的）偏差（突出显示为1点） 。调制频率可以减少到35KHZ直到
错误发生，最大偏差可能因此降低到8 ％ （突出显示为点2 ） 。
2008年9月8日修订版1.3
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