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RTL8110SC(L)
数据表
6.
功能说明
6.1 。 PCI总线接口
该RTL8110SC （L ）实现PCI总线接口在PCI本地总线规范中定义
修订版2.3 。当被访问的内部寄存器时， RTL8110SC （ L），作为一个PCI目标（从属
模式）。当用于描述或分组数据传送访问的主机存储器中， RTL8110SC （L）作为一种
PCI总线主。
所有必需的管脚和功能被实现在RTL8110SC （ L），以及可选的销，
INTAB支持中断请求。总线接口支持在32位和66MHz的操作
除了较常见的32位和33MHz的能力。欲了解更多信息，请参阅PCI
本地总线规范2.3修订版， 2002年3月29日。
6.1.1.
字节序
该RTL8110SC （L）可以被配置为命令在PCI AD总线以符合数据的字节
通过使用C +命令寄存器的字节序位的小端或大端排序。
当RTL8110SC （L ）配置在大端模式，在数据阶段的所有数据无论是
内存或I / O事务或从RTL8110SC （L ）是大端模式。数据中的所有数据
任何PCI配置交易RTL8110SC （ L）的阶段应该是little-endian的，无论
该RTL8110SC （L ）设置为大端或小端模式。
当配置为小端（ ENDIAN位= 0）时，字节取向为接收和发送数据，并
在系统内存描述符如下所示：
31 ~ 24
BYTE 3
C/BE[3]
（MSB）
23 ~ 16
2字节
C/BE[2]
图2中。
15 ~ 8
1个字节
C/BE[1]
7~0
BYTE 0
C/BE[0]
（ LSB ）
little-endian字节排序
当配置为大端模式（ ENDIAN位= 1 ） ，字节定位为接收和发送数据
和在系统存储器中的描述符如下所示：
31 ~ 24
BYTE 0
C/BE[3]
（ LSB ）
23 ~ 16
1个字节
C/BE[2]
网络连接gure 3 。
15 ~ 8
2字节
C/BE[1]
7~0
BYTE 3
C/BE[0]
（MSB）
big-endian字节排序
6.1.2.
中断控制
中断是由异步断言INTAB引脚进行。该引脚为开漏输出。
中断源可以通过读取中断状态寄存器（ ISR）来确定。一个或多个
在ISR位将被置位，表示目前所有未决的中断。写1到任何位在ISR
寄存器清零该位。具体的中断屏蔽可以通过使用中断屏蔽来实现
集成千兆以太网控制器（ LOM ） （ MiniPCI接口）
9
轨道ID ： JATR ， 1076年至1021年
修订版1.2
