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VK3266
SPI/UART/8½并行总线接口
½工½电压
4通道16级FIFO的UART
8.全局功½描述
8.1
复½
VK3266为½电平复½。
各寄存器的复½值见7.2寄存器表中所列。
复½期间及复½后，各子串口处于禁止收发状态。½子串口处于联½模式下时，该特性½
得该子串口所在的子节点在上电、复½期间不会对联½的其它节点产生干扰。
½主接口为UART串口时，其复½后的默认波特率见表8.6.1中阴½标注部分。
8.2
时钟选择
VK3266可以选择½用晶振时钟或外部时钟½为芯片的时钟源。
½
CLKSEL接高电平时，选用外部时钟源。½CLKSEL接½电平时，选择晶振时钟。
CLKSEL内部下拉，默认选择为晶振时钟。
8.3
中断控制
VK3266有两级中断：子串口及MODEM中断，全局中断。½IRQ引脚指示有中断时，可以通过
读取全局中断寄存器GIR以判断½前中断的类型，然后去读取相应的中断状态寄存器，以确定½
前的中断源。
VK3266的中断结构如下图所示：
uart1_ireq
uart1_ireq_en
uart1_ireq
uart1_ireq_en
uart1_ireq
uart1_ireq_en
IRQ
uart1_ireq
uart1_ireq_en
modem_ireq
modem_ireq_en
图
8.3
VK3266
中断结构图
VK3266的每个子串口½有独立的中断系统，
包括：
FIFO数据错误中断，
接收地址中断
（RS485
模式），XOFF发送中断，RTS中断，CTS中断，发送FIFO触发点中断，接收FIFO触发点中断。
½任意一个中断½½后，满足中断条件就会产生相应的中断。
8.3.1 FIFO数据错误中断
FIFO数据错误中断表明½前接收FIFO中有一个或以上的数据错误，产生错误的条件包括OE
维肯
10/2008
VK3266数据手册
Ver0.13
13 30
