R
QPro的Virtex -II 1.5V FPGA平台
可配置逻辑块（CLB ）
在Virtex -II可配置逻辑块（ CLB ）的组织
阵列和用于构建组合和
同步逻辑设计。每个CLB元素被绑定到一个
切换矩阵访问一般的路由矩阵，如图
in
图15 。
一个CLB单元包括四个类似的片
与CLB内快速局部反馈。这四个切片
分割成两片两列具有两个独立
进位逻辑链，一个共同的换挡链。
X -参考目标 - 图15
CON连接gurations
查表
的Virtex-II函数发生器被实现为4输入
查找表（LUT） 。四个独立的输入是
提供给每个切片两个函数发生器（六
和G） 。这些函数发生器均能够对
实施任何随意去连接斯内德布尔函数
四个输入。的传播延迟，因此独立
函数的实施。从功能的信号
发电机可以退出切片（ X或Y输出端） ，可以输入
异或专用栅极（见算术逻辑） ，或者输入了
进行逻辑多路复用器（见图快速先行进位逻辑） ，或
喂存储元件的D输入，或者去MUXF5
（在未示出
图17 ，第20页） 。
除了基本的LUT ，在Virtex -II片含有
逻辑（ MUXF5和MUXFX多路复用器），结合
函数发生器提供了五，六的任何功能，
7 ，或八个输入。该MUXFXs要么MUXF6 ，
MUXF7 ，或MUXF8根据在所考虑的片
CLB 。选择的功能多达九个输入（ MUXF5
多路复用器）可以在一个片来实现。该MUXFX
也可以是一个MUXF6 ， MUXF7 ，或MUXF8多路复用到
图6中的任何功能，七或八个输入和选择
宽的逻辑功能。
注册/锁存
在Virtex -II的切片的存储元件可以被配置
如边沿触发D型触发器或电平敏感
锁存器。的D输入端可以由X或Y直接驱动
输出通过对DX或DY输入，或由片输入
绕过通过BX或输入的函数发生器。
时钟使能信号（ CE ）为高电平有效默认。如果不
未连接，时钟使能该存储元件
默认为激活状态。
除了时钟（CK）和时钟使能（CE ）信号
每片已置位和复位信号（ SR和BY片
输入） 。 SR强制存储元件进入状态
由属性SRHIGH或SRLOW指定。 SRHIGH
强制逻辑“1”时， SR被置为有效。 SRLOW部队
逻辑“0”。当SR被使用时，一个第二输入端（ BY）强制
存储单元为相反的状态。复位状态
占优势超过了设定的条件（图
18 ，第21页） 。
配置或全局初始状态后的初始状态是
由一个单独的INIT0和INIT1属性定义。默认情况下，
设置SRLOW属性集INIT0 ，并设置
SRHIGH属性设置INIT1 。
对于每个切片，设置和复位，可以设定为同步
或异步的。 Virtex-II器件还具备的能力
设置SRHIGH和SRLOW的INIT0和INIT1独立。
控制信号CLK ， CE ，和SR是常见的两种
在一个片段的存储元件。所有的控制信号有
独立的极性。任何逆变器放置在一个控制输入端
自动吸收。
TBUF X0Y1
TBUF X0Y0
COUT
切片
X1Y1
切片
X1Y0
移
开关
矩阵
COUT
切片
X0Y1
切片
X0Y0
CIN
CIN
快
连接
邻居
DS031_32_101600
图15：
的Virtex -II CLB元
片说明
每个切片包含两个4输入函数发生器，携带
逻辑，算术逻辑门，全功能和多路复用器
两个存储单元。如图
图16中的
每个4输入
函数发生器是可编程为一个4输入LUT ， 16
分布式SelectRAM存储器的位，或16位的可变
挖掘移位寄存器的元素。
X -参考目标 - 图16
RAM16
ORCY
MUXFx
SRL16
LUT
G
RAM16
MUXF5
SRL16
LUT
F
CY
注册
CY
注册
算术逻辑
DS031_31_100900
图16：
的Virtex-II片配置
从函数发生器中的每个片段的驱动器的输出
片输出端和存储元件的D输入端二者。
图17
示出了单个片的更详细的视图。
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
www.xilinx.com
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