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斯巴达和Spartan- XL FPGA系列数据手册
R
表16：
斯巴达/ XL数据流格式
串行模式
(D0...)
11111111b
0010b
COUNT [ 23 ： 0 ]
1111b
-
0b
数据[N -1 ：0]的
XXXX （CRC）的
或0110b
-
01111111b
FFH
快速模式
(D0-D7)
（只的Spartan- XL ）
FFFFH
11110010b
COUNT [ 23 ： 0 ]
(1)
-
11010010b
11111110b
(2)
数据[N -1 ：0]的
11010010b
FFD2FFFFFFh
-
FFFFFFFFFFFFFFh
数据类型
填充字节
前置码
长度计数
补位
现场检查
CODE
启动现场
数据帧
CRC或恒
现场检查
延长写
周期
后记
初创字节
(3)
图例：
无阴影
光
黑暗
精选CRC或非CRC错误检查所允许的
比特流生成软件。了Spartan- XL系列
快速模式下只支持非CRC错误检查。该
非CRC错误检查测试为一个指定
结束的帧字段的每个帧。对于CRC错误检查，
该软件将计算运行的CRC ，并插入一个独特
在每一帧的结束4比特的部分检查。 11位
CRC校验一个FPGA的最后一帧的包括最后
7个数据位。
检测数据的悬架产生错误负载
ING之前DONE变高，且拉动的向下
INIT引脚。在主串行模式， CCLK继续工作
外部。用户必须检测INIT并初始化一个新的
通过脉冲PROGRAM引脚为低电平或骑自行车的配置
V
CC
.
循环冗余校验（CRC ），用于组态
化和回读
循环冗余校验是错误的方法探测器
灰中的数据传输应用。一般地，反
mitting系统上执行串行计算
比特流。这一计算的结果被标记到
数据流中作为附加的校验位。在接收系统
执行对所述位流和的COM相同的计算
削去的结果与接收到的校验和。
配置比特流中的每个数据帧有四个
在最后的错误比特，如图
表16 。
如果一帧数据
在FPGA中， config-的装载过程中检测到错误
uration过程中有可能损坏比特流之三
及时停止。该FPGA拉INIT引脚为低电平并进入
等待状态。
每一次流
一旦每个数据帧
一旦每个设备
注意事项：
1.不使用的配置逻辑。
2. 11111111b的XCS40XL只。
3.开发系统可以添加更多的初创字节。
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DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
