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R
斯巴达和Spartan- XL FPGA系列数据手册
CCLK
T
IC
INIT
T
CD
T
DC
D0-D7
字节
0
字节
1
字节
6
DOUT
接收头
FPGA填充
DS060_28_080400
符号
T
IC
T
DC
T
CD
T
CCH
T
CCL
F
CC
CCLK
描述
INIT （高）设置时间
D0-D7的设置时间
D0-D7的保持时间
CCLK高时间
CCLK低电平时间
CCLK频率
民
5
20
0
45
45
-
最大
-
-
-
-
-
10
单位
μs
ns
ns
ns
ns
兆赫
注意事项：
1.
如果不是前面的DOUT ， CS1驱动
必须
保持高电平，直到
设备被完全配置。
图28：
快速模式编程开关特性
设置CCLK频率
在主控模式下， CCLK可以有两种生成
频率。在默认的低速模式下，频率范围
从0.5 MHz到1.25 MHz的针对Spartan / XL设备。在快
CCLK的模式中，频率为4兆赫至10兆赫
针对Spartan / XL设备。该频率被改变到快速通过
运行的比特流生成软件时的一个选项。
快速模式下的数据示出与D0在左侧和D7在
的权利。
配置数据流开头的8字符串
的人，一个前导码，接着是24位长度计数
和那些（或24分隔一栏填写位，在的Spartan- XL
家庭快速模式） 。此报头后面是实际
在帧结构的数据。的长度和数目
帧取决于设备的类型（见
表17） 。
每
帧起始于开始字段和错误检查结束。
在串行模式中，后同步码的代码信号所需要的
对于一个单一的设备数据的末尾。在所有情况下，附加
数据初创字节须提供四个时钟为
在配置结束时的启动顺序。龙菊
链需要额外的启动字节转移的最后一个数据
通过链条。所有启动字节"don't cares" 。
数据流格式
的数据流（ "bitstream" ）格式是相同的两个
串行配置模式，但针对Spartan -XL的不同
家庭快速模式。在快速模式下，该器件
完成后激活变高，因此也没有长
计数是必需的。此外， CRC错误检查是不是
在快速模式下支持。的数据流格式是
所示
表16 。
位串行数据被读出由左到右。
DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
www.xilinx.com
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