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Spartan-3系列FPGA系列：功能描述
表22：
DCM状态总线
位
0
名字
相移
溢流
描述
如果值为1，表示相移溢出时的两个条件之一发生：
递增（或递减）， TPS超过CLKIN周期的255/256 。
DLL将产生最大可能的相移（即所有延时水龙头
活性） 。
(1)
值为1，则表示该CLKIN输入信号没有切换。 0值表示
切换。只有该位的功能，当CLKFB输入连接。
(2)
值为1，则表示该CLKFX或CLKFX180输出信号不切换。值
0表示切换。该位功能只能使用数字频率时，
合成器（ DFS） 。
-
1
2
CLKIN输入
停止切换
CLKFX/CLKFX180
输出停止
切换
版权所有
3:7
注意事项：
1. DLL的相移与所有延迟抽头被指定为参数FINE_SHIFT_RANGE活性。
2.如果只在DFS的时钟输出的使用，但没有的DLL时钟输出，该位不会高的时候CLKIN信号停止。
表23：
状态属性
属性
STARTUP_WAIT
描述
值
从配置延迟过渡到用户模式，直到锁定状态的实现。 TRUE ， FALSE
在顶部边缘的中心，仅低于GCLK4 -
GCLK7投入。
BUFGMUX元素对共享全局输入，如图所示
in
图22 。
例如， GCLK4和GCLK5输入
既可能连接到BUFGMUX4和BUFGMUX5
位于右上角中心。一个差分时钟输入
采用一对GCLK输入连接到一个单一BUFG-
MUX元素。
每个BUFGMUX元件，在所示
图22 ，
是一个2 ：1的
多路转换器，可从任何四个跟着的接收信号
降脂来源：
1.其中的一个的同一侧上的四个全局时钟输入
模具 - 顶部或底部 - 作为BUFGMUX元
使用。
2.任何四附近的卧式双行。
3.在右侧不限从DCM中四个输出
象限是在管芯的相同侧
在使用BUFGMUX元素。
4.在左侧不限从DCM中四个输出
象限是在管芯的相同侧
在使用BUFGMUX元素。
多路转换器选择线，S，选择其中的两个
输入I0或I1 ，驱动BUFGMUX的输出信号， O，如
在描述
表24中。
从1时钟向所述开关
另一种是无毛刺，并以这样的方式完成的，该输出
高和低电平的时间从来没有超过最短的短
高或低时任一输入时钟。
稳定DCM时钟在用户模式
有可能推迟完成设备配置
直到经过该DLL已经实现使用一个锁定条件
在STARTUP_WAIT属性说明
表23 。
这
选项可确保FPGA不进入用户模式 -
即开始功能操作 - 直到所有系统时钟
由DCM产生是稳定的。为了实现该
延迟，有必要将该属性设置为TRUE以及
设置在BitGen选项LCK_cycle到六个周期的一个
组成结构的启动阶段。选定
循环定义的点配置将暂停，直至
锁定输出为高电平。
全局时钟网络
Spartan-3器件都要求八个全局时钟输入
GCLK0 - GCLK7 。这些输入提供对
低电容，即非常适合于低歪斜网络
携带高频信号。 Spartan-3系列的时钟网络
工作示于
图22 。
GCLK0通过GCLK3是
位于底部边缘的中心。 GCLK4通过
GCLK7位于顶边的中心。
八个全局时钟多路复用器（也称为BUFGMUX元素
一节）所提供的接受来自全球的时钟信号
输入并将它们路由到内部时钟网络以及
作为DCM的。四BUFGMUX元件位于岑
底部边缘的正上方的GCLK0的之三 - GCLK3
输入。其余四个BUFGMUX元件位于
DS099-2 （ V2.4 ） 2008年6月25日
产品speci fi cation
www.xilinx.com
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