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Spartan-3系列FPGA系列：功能描述
3.3V ： XCF0xS
1.8V ： XCFxxP
2.5V
2.5V
2.5V
1.2V
V
CCO
V
CCINT
V
CCJ
D0
V
CCO
4银行
V
CCAUX
DIN
V
CCINT
DOUT
V
CCO
4银行
V
CCAUX
DIN
V
CCINT
1.2V
Spartan-3
FPGA
Spartan-3
FPGA
2.5V
平台
闪存PROM
XCF0xS
or
XCFxxP
CE
OE /复位
CF
CLK
GND
所有
4.7KΩ
2.5V
主
M0
M1
M2
SLAVE
M0
M1
M2
DONE
INIT_B
PROG_B
CCLK
GND
DONE
INIT_B
PROG_B
CCLK
GND
DS099_23_112905
注意事项：
1.有使用DONE线两种方式。首先，可以设置在BitGen选项DriveDone到"Yes"只为
最后FPGA来在上面所示的链构造（或为单个FPGA作为可能的情况）。这使得
DONE引脚驱动高;因此，没有上拉电阻是必要的。 DriveDone设为"No"对于剩余
FPGA中的链。第二， DriveDone可以设置为"No"所有的FPGA。然后，所有做线是漏极开路
并需要在灰中所示的上拉电阻。在大多数情况下， 3.3KΩ之间的一个值到4.7KΩ就足够了。
然而，当同步使用DONE具有长的FPGA链，累积的电容可以
为了保证在一个时钟周期的上升时间，必要低电阻值（例如，降低到330Ω ） 。
2.要了解如何使用3.3V的信号和电源对FPGA进行编程的信息，请参阅
3.3V耐压配置
界面。
图24：
连接图主从串行配置
从串行模式通过将<111>到
模式引脚（ M0，M1和M2） 。在模式引脚上拉
使得从串行的默认模式，如果这些引脚
悬空。
6兆赫。配置位然后切换CCLK到一个更高的频
率进行的配置的其余部分。
从并行模式（ SelectMAP ）
并行或SelectMAP模式支持最快的CON-
成形。字节宽的数据被写入到FPGA中以
BUSY标志控制数据的流动。外部源
提供8位宽的数据， CCLK ，低有效的片选
（ CS_B ）信号和低有效的写信号（ RDWR_B ） 。如果
BUSY有效（高）由FPGA ，数据必须
持有至BUSY变低。数据也可以使用读出的
从并行模式。如果RDWR_B是断言，配置
数据被读出，在FPGA作为回读操作的一部分
化。
配置完成后，就可以使用任意的Multipur-的
造成引脚（ DIN / D0 - D7 ， DOUT / BUSY ， INIT_B ， CS_B和
RDWR_B ）作为用户I / O 。要做到这一点，只需设置在BitGen
选项
PERSIST
to
No
并指定所需的信号到多
使用Xilinx开发宗旨配置引脚
软件。可替换地，也能够继续使用
配置端口（例如，所有的配置引脚连在一起）
主串行模式
在主串行模式下， FPGA驱动CCLK引脚，该引脚
表现为双向I / O引脚（见） 。在FPGA中
中心
图24
被设置为主控串行模式和反对
nects到串行配置存储器PROM和向在CCLK
在配置菊花链中的任何奴隶FPGA的输入。
主FPGA驱动的配置时钟
CCLK引脚与赛灵思串行PROM ，其中，作为回应，
提供位串行数据到FPGA的DIN输入。该FPGA
接受每上升CCLK沿此数据。中，主机后
器FPGA完成配置，它通过它的数据DOUT
PIN码以菊花链的下一个FPGA器件。在DOUT
数据后出现下降CCLK时钟边沿。
主串行模式接口是相同的从机串行
所不同的是内部振荡器生成的配置
时钟（ CCLK ） 。可以选择宽的频率范围内
为CCLK ，它总是在开始的默认频率
DS099-2 （ V2.4 ） 2008年6月25日
产品speci fi cation
www.xilinx.com
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