R
的Virtex -II FPGA平台：功能描述。
DCM
180° 0°
FDDR
D1
Q1
时钟
CLK1
D1
Q1
CLK1
FDDR
DDR多路复用器
Q
DDR多路复用器
Q
D2
Q2
CLK2
D2
Q2
CLK2
（ 50/50占空比时钟）
DS031_26_100900
图3：
双倍数据速率寄存器
在所示的DDR机构
科幻gure 3
可用于mir-
ROR在输出时钟的副本。这是表示属性很有用
agating沿具有相同的延迟的数据的时钟。它
也为多个时钟的产生，其中有一个有用的
独特的时钟驱动器为每个时钟负载。 Virtex-II器件
可以产生时钟的多个副本很少倾斜。
每个组的两个寄存器具有时钟使能信号（ ICE
为输入寄存器，奥西为输出寄存器，并
TCE为三态寄存器） 。时钟使能信号是
活跃的高默认。如果悬空，时钟使能
对于该存储元件默认为激活状态。
每个IOB块具有共同的同步或异步
置位和复位（SR和REV信号）。
SR强制存储元件到由指定的状态
SRHIGH或SRLOW属性。 SRHIGH强制为逻辑“ 1”。
SRLOW强制为逻辑“ 0”。当使用SR ，第二输入
（ REV ）强制存储元件进入相反的状态。该
复位状态大大多于设定的条件。该ini-
TiAl基态后配置或全局初始化状态
由一个单独的INIT0和INIT1属性定义。默认情况下，
该SRLOW属性力INIT0和SRHIGH属性
力INIT1 。
对于每个存储元件中， SRHIGH ， SRLOW ， INIT0 ，
和INIT1属性是独立的。同步或
异步置位/复位是一个IOB块是一致的。
所有的控制信号具有独立的极性。任何
逆变器放置在一个控制输入端被自动吸收。
每个寄存器或锁存器（独立于所有其他寄存器或
锁存器）（见
图4）
可以配置如下：
没有设置或重置
同步设置
同步复位
同步设置和重置
异步设定（预设）
异步重置（清除）
异步置位和复位（预置和清除）
同步复位覆盖的一组，和一个asynchro-
理性清晰的覆盖预设。
DS031-2 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4模块2
3
