R
的Virtex -II FPGA平台：插针输出信息
修订历史
这部分记录更改历史记录数据表的这个模块。
日期
11/07/00
11/22/00
VERSION
1.0
1.1
早期进入草案。
Xilinx最初版本。做了如下更正：
CS144包 -
表5中，第5页：
新增失踪销D10在银行1 。
将专用引脚A2和B2到RSVD （从DXN和DXP ） 。
FG256封装 -
表6 ，第10页：
将专用引脚A3和A4为RSVD （从DXN和DXP ） 。
FG896封装 -
表11 ， 94页：
在银行修正了4针AG1是AG12 。
FF1152分别以包 -
表12 ，第120页：
在银行6更正引脚Y3为Y32 。
相反的名称是固定的，每包针。
数据表分为四个模块（每个电流风格标准）。 DXN和DXP引脚
增加了对CS144包信息（表
5)
和FG256封装（表
6).
DXN和DXP引脚的信息被改回RSVD为CS144包（表
5)
和FG256封装（表
6).
11/07/01
09/26/02
10/07/02
12/06/02
05/07/03
06/19/03
1.6
1.7
1.8
1.8.1
1.8.2
1.8.3
ALT_VRN和ALT_VRP销信息加入每个软件包。
表8 ，第34页
- 增加了无连接指定在该XC2V1500器件
FG676封装。
恢复了传统的双栏格式。
在FF1152分别以， FF1517支持的设备和BF957的软件包更新列表。
更新
表3
以反映BG728和BF957包支持的设备。
补充提LVPECL至IN引脚定义
表4 。
更正
表10
标题反映BG728包支持的设备。
增强PWRDWN_B销在上述描述中
表4 。
加入澄清
表4
所有器件的引脚配置表有关两用
引脚D0 / DIN和BUSY / DOUT的配置过程中的性质。
最后的GND引脚在每5引脚排列表v1.8.2无意中删除。这
改版恢复被删除的GND引脚如下：
- 针C5 ，
表5中，第5页
(CS144)
- 针A1 ，
表6 ，第10页
(FG256)
- 引脚A2 ，
表10 ，第72页
(BG728)
- 引脚A2 ，
表12 ，第120页
(FF1152)
- 针AL30 ，
表14 ， 198页
(BF957)
调整
12/19/00
01/25/01
02/07/01
04/02/01
1.2
1.3
1.4
1.5
08/01/03
03/29/04
06/24/04
03/01/05
2.0
2.0.1
3.3
3.4
所有Virtex - II器件和速度级别，现在生产。请参阅表13 ，模块3 。
重新编译为与Acrobat 4及以上的向后兼容性。
添加引用，而新包装图纸，无铅引线键合封装南玻，
FGG和BGG 。 （版本号以先进完整的数据资料的水平。 ）
表4：
改变了方向从“输入/输出”为用户I / O引脚（ IO_LXXY_ ＃ ）
“输入/输出/双向” 。补充规定V
BATT
到引脚连接到V
CCAUX
或GND
如果不使用电池。
更新了版权声明和合法声明。
11/05/07
3.5
DS031-4 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4个模块4
225
