R
的Virtex -II FPGA平台：功能描述。
数控阻抗（ DCI ）
今天的芯片输出信号的边沿速率要求之三
mination防止反射和保持信号的完整性。
高引脚数封装（特别是球栅阵列）可以
无法容纳外部终端电阻。
的Virtex -II XCITE DCI提供可控阻抗驱动器
和片上端接单端和差分
I / O操作。这省去了外部电阻器，和
提高了信号的完整性。所述DCI特性可用于对
任何IOB选择的DCI I / O标准之一。
当应用到输入端， DCI提供输入并行端接
化。当应用于输出， DCI提供可控
阻抗驱动器（串联端接）或并行输出
终止。
DCI独立运作的每个I / O插槽。当DCI
I / O标准在一个特定的I / O库，外部基准
ENCE电阻器必须连接到两个双功能引脚
在银行。这些电阻，N晶体管的电压基准
器（ VRN ）和P晶体管的电压基准（ VRP ）
示于
图9 。
1银行
DCI
受控阻抗驱动器（系列期限。 ）
的DCI可以用来提供缓冲以一个受控的输出
阻抗。理想的是这个输出阻抗，以
匹配传输线阻抗（Z
0
） 。的Virtex -II输入
缓存还支持LVDCI和LVDCI_DV2 I / O标准。
IOB
Z
Z
的Virtex -II DCI
V
CCO
= 3.3 V ， 2.5 V ， 1.8 V或1.5 V
DS031_51_110600
图10：
内部串联终端
表6：
SelectI / O的超受控阻抗缓冲器
V
CCO
3.3 V
2.5 V
1.8 V
1.5 V
DCI
LVDCI_33
LVDCI_25
LVDCI_18
LVDCI_15
DCI半阻抗
LVDCI_DV2_33
LVDCI_DV2_25
LVDCI_DV2_18
LVDCI_DV2_15
受控阻抗驱动器（并行）
DCI
DCI
DCI
VCCO
R
REF
(1%)
VRN
VRP
R
REF
(1%)
GND
DS031_50_101200
DCI还提供了片上端接SSTL3 ， SSTL2 ，
HSTL （ I类， II ， III和IV ） ，和GTL / GTLP接收器或
发射器上的双向线。
表7
和
表8
列出了片上并联匹配可用
可以在Virtex-II器件。 V
CCO
必须根据要设置的
表3中。
请注意，有一个V
CCO
对于GTL_DCI要求
和GTLP_DCI ，由于芯片上端接电阻器。
表7：
SelectI / O -超缓冲器的片上并行
终止
IOSTANDARD属性
I / O标准
描述
SSTL3 I类
SSTL3 II类
SSTL2 I类
外
终止
SSTL3_I
SSTL3_II
SSTL2_I
SSTL2_II
HSTL_I
HSTL_II
HSTL_III
HSTL_IV
GTL
GTLP
片上
终止
SSTL3_I_DCI
(1)
SSTL3_II_DCI
(1)
SSTL2_I_DCI
(1)
SSTL2_II_DCI
(1)
HSTL_I_DCI
HSTL_II_DCI
HSTL_III_DCI
HSTL_IV_DCI
GTL_DCI
GTLP_DCI
图9：
DCI在Virtex -II银行
当与终止的I / O标准，价值用
电阻是由标准（通常50Ω ）指定。
当具有受控阻抗驱动器，该电阻器中使用
在规定的设置驱动器的输出阻抗
范围（ 25Ω至100Ω ） 。对于所有的串联和并联端接
系统蒸发散在列
表6
和
表7
参考电阻器
必须对任何给定的行的值相同。百分之一
电阻建议。
该DCI体系调整的I / O阻抗相匹配的2
外部基准电阻器的基准的，或半电阻
器，并补偿因电压上的阻抗变化
年龄和/或温度的波动。该调整是
通过打开或关闭晶体管平行于所述IOB完成。
SSTL2 II类
HSTL I类
HSTL II类
HSTL III类
HSTL IV类
GTL
GTLP
注意事项：
1. SSTL兼容
DS031-2 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4模块2
8
