R
的Virtex -II FPGA平台：功能描述。
表2：
支持差分信号I / O标准
I / O标准
LVPECL_33
LDT_25
LVDS_33
LVDS_25
LVDSEXT_33
LVDSEXT_25
BLVDS_25
ULVDS_25
逻辑资源
IOB块包括六个存储元件，如图
图2中。
IOB
DDR多路复用器
REG
OCK1
REG
ICK1
REG
OCK2
3-State
REG
ICK2
DDR多路复用器
REG
输入
产量
V
CCO
3.3
2.5
3.3
2.5
3.3
2.5
2.5
2.5
输入
V
CCO
N / R
(1)
N / R
N / R
N / R
N / R
N / R
N / R
N / R
输入
V
REF
N / R
N / R
N / R
N / R
N / R
N / R
N / R
N / R
产量
V
OD
0.490 - 1.220
0.500 - 0.700
0.250 - 0.400
0.250 - 0.400
0.440 - 0.820
0.440 - 0.820
0.250 - 0.450
0.500 - 0.700
注意事项：
1.
N / R =没有要求。
表3：
支持的DCI I / O标准
I / O
标准
LVDCI_33
(1)
LVDCI_DV2_33
(1)
LVDCI_25
(1)
LVDCI_DV2_25
(1)
LVDCI_18
(1)
LVDCI_DV2_18
(1)
LVDCI_15
(1)
LVDCI_DV2_15
(1)
GTL_DCI
GTLP_DCI
HSTL_I_DCI
HSTL_II_DCI
HSTL_III_DCI
HSTL_IV_DCI
HSTL_I_DCI_18
HSTL_II_DCI_18
HSTL_III_DCI_18
HSTL_IV_DCI_18
SSTL18_I_DCI
(3)
SSTL18_II_DCI
SSTL2_I_DCI
(2)
SSTL2_II_DCI
(2)
SSTL3_I_DCI
(2)
SSTL3_II_DCI
(2)
LVDS_25_DCI
LVDSEXT_25_DCI
产量
V
CCO
3.3
3.3
2.5
2.5
1.8
1.8
1.5
1.5
1.2
1.5
1.5
1.5
1.5
1.5
1.8
1.8
1.8
1.8
1.8
1.8
2.5
2.5
3.3
3.3
2.5
2.5
输入
V
CCO
3.3
3.3
2.5
2.5
1.8
1.8
1.5
1.5
1.2
1.5
1.5
1.5
1.5
1.5
1.8
1.8
1.8
1.8
1.8
1.8
2.5
2.5
3.3
3.3
2.5
2.5
输入
V
REF
N / R
(4)
N / R
N / R
N / R
N / R
N / R
N / R
N / R
0.8
1.0
0.75
0.75
0.9
0.9
0.9
0.9
1.1
1.1
0.9
0.9
1.25
1.25
1.5
1.5
N / R
N / R
终止
TYPE
系列
系列
系列
系列
系列
系列
系列
系列
单身
单身
分裂
分裂
单身
单身
分裂
分裂
单身
单身
分裂
分裂
分裂
分裂
分裂
分裂
分裂
分裂
OCK1
PAD
REG
OCK2
产量
DS031_29_100900
图2：
的Virtex -II模块IOB
每个存储元件可以被配置既可以作为
边沿触发的D型触发器或作为电平敏感的锁存器。
在输入，输出和三态路径，一个或两个DDR稳压
存器都可以使用。
双倍数据速率直接完成由两个寄存器
每条路径，由上升沿同步于TER值（或下降
边）从两个不同的时钟网络。两个时钟信号
由DCM产生并且必须是180度的
阶段，如图
网络连接gure 3 。
有两个输入，输出
和三态数据信号，每个交替同步输出。
注意事项：
1. LVDCI_XX和LVDCI_DV2_XX控制LVCMOS
阻抗缓冲器，匹配参考电阻或半
参考电阻器。
2.这是SSTL兼容。
3.
4.
SSTL18_I是不是符合JEDEC标准的支持。
N / R =没有要求。
DS031-2 （ V3.5 ） 2007年11月5日
产品speci fi cation
www.xilinx.com
4模块2
2
