的Spartan- IIE FPGA系列：功能描述。
R
主串行模式
在主串行模式下，FPGA驱动器的输出CCLK
Xilinx的PROM ，其中饲料配置的串行数据流
数据给FPGA的DIN输入。
图19
显示了一个大师
系列FPGA配置从一个从串行FPGA
舞会。一的Spartan- IIE设备主串行模式应
如图所示连接于左侧的装置。 Mas-
器串行模式通过对模式引脚<00x>
（ M0，M1， M2）。 PROM的RESET引脚由INIT驱动，
在CE输入由DONE驱动。有关详细信息，
串行PROM中，看到了Xilinx配置PROM数据
张为：
www.xilinx.com/support/documentation/configuration_proms_data_sheets.htm
在FPGA接收配置数据的每个利培一个位
荷兰国际集团CCLK边缘。在FPGA已被加载后，将数据
在菊花链中的下一个设备被呈现在
在CCLK的上升沿后DOUT引脚。硕士时机
串行模式显示在
图25 ，第49页。
从并行模式（ SelectMAP ）
在从并行模式，也被称为SelectMAP ，是
最快的配置选项。字节宽的数据被写入到
上的D0-D7引脚FPGA中。注意， D0为的MSB
每个字节进行配置。忙碌的标志，提供用于信号
曳的数据的时钟频率高于50兆赫的流动。
图20 ，第27页
显示了两个连接
使用从并行模式的Spartan -IIE设备。奴隶
并行模式通过对模式引脚<011> （ M0 ，
M1, M2).
未示出的代理的控制配置。通常情况下，一个
处理器，微控制器，或CPLD控制所述从动
并行接口。防除剂提供了字节宽
配置数据， CCLK ，一个片选（CS ）信号和一个
写信号（写）。如果BUSY有效（高）的
FPGA ，数据必须被保持到BUSY变低。
配置完成后，从并行端口的引脚
（ D0-D7 ）可以用作附加的用户I / O 。另外，
该端口可被保留，以允许高速8位读
回来了。然后数据可以由解确认写操作被读出。如果
保持被选中，禁止D0 - D7引脚被
作为用户I / O 。看
回读，第28页。
接口是相同的，除了从串行模式
该振荡器FPGA内部被用来产生
配置时钟（ CCLK ） 。任何数目的不同
频率范围从4到60兆赫可以使用设置
在Xilinx开发软件的ConfigRate选项。
当选择一个CCLK频率，确保串行
PROM和任何菊花链FPGA是速度不够快，
支持时钟速率。在上电时，在第一60个字节
正在被加载的配置数据， CCLK频
昆西始终是2.5兆赫。这个频率被使用，直到
的ConfigRate位，配置文件的一部分，已
加载到FPGA中，在该点处的频率
改变选定的ConfigRate 。除非一个不同的频
昆西是在设计中指定，默认的ConfigRate是
4兆赫。在CCLK信号由所创建的频率
内部振荡器具有+ 45 ％的变化， -30％的从
特定网络版的价值。
26
www.xilinx.com
DS077-2 （ V2.3 ） 2008年6月18日
产品speci fi cation
