R
的Spartan- II FPGA系列：功能描述。
在DI总线。在DI总线写入到存储器位置
0x0F.
在CLK引脚的第三上升沿， ADDR ， DI ，EN
WR和RST引脚被重新采样。 EN引脚为高电平
并在WE管脚低表示读操作。在DO
总线包含的存储单元的0x7E作为内容
由ADDR总线表示。
在CLK引脚的第四上升沿， ADDR ， DI ，EN
WR和RST引脚被重新采样。 EN引脚为低电平
这表明该块RAM内存现在被禁用。该
DO公交车保留了最后的值。
创建更大的RAM结构
块RAM列有专门的布线，使
级联模块一起用最少的路由延迟。这
实现了更宽或更深入的RAM的结构用较小的
使用正常的路由通道时，超过时间的惩罚。
位置约束
块RAM的情况下，可以有LOC属性附加到
他们来约束位置。块RAM的位置
位置是分开的CLB的位置命名
约定，允许LOC属性来轻松传输
从阵列到阵列。
组委会属性使用下面的表格：
LOC = RAMB4_R ＃ C＃
RAMB4_R0C0是在左上角RAMB4位置
装置。
双端口时序
图34
示为一个真正的双端口的时序图
读取/写入的块RAM内存。在端口A的时钟有
更长的时间比在端口B.定时时钟
参数T
BCCS
（时钟到时钟设置）显示在此
图。参数，T
BCCS
是在违反一次
图。所有其他时序参数是相同的
显示在单端口版本
图33 。
T
BCCS
两个端口的仅重要性时的地址
都是相同的，至少一个端口执行写
操作。当时钟到时钟的建立参数
违反了写写条件下，对内容
存储在该位置将是无效的。当
时钟到时钟的建立参数侵犯了
写读状态，存储器中的内容会
正确的，但读端口将无效数据。在第一
上升CLKA的边缘，存储器地址0x00是要
写入的值加上0xAAAA和被镜像的DOA
总线。端口B的最后一个操作是读同一个
内存地址0x00 。端口B的DOB总线不
更改与端口A的新值，并保留最后
读值。不久之后， B口执行另一个读
内存地址0x00和DOB公交车现在反映
写端口A的新内存值
在CLKA ，存储器位置的0x7E的第二个上升沿
写入的值0X9999和被镜像的DOA
总线。口B ，然后执行一个读操作，以在同一
在不违反T寄存器位置，
BCCS
参数
在DOB反映写端口A的新的内存值
解决冲突
块RAM内存是真正的双读/写端口RAM
这允许相同的存储单元的同时访问
从两个端口。当一个端口写入到一个给定的存储器
细胞，其他端口不能处理这个存储单元（为一个
写或读）的时钟到时钟设置窗口中。该
下面的端口和存储单元写入冲突具体名单
分辨率。
如果两个端口写入同一存储单元
同时，违反时钟到时钟设置
要求，可以考虑为无效存储的数据。
如果一个端口企图在同一存储单元的读出
其他同时写入，违反
时钟到时钟设置要求，将发生以下情况。
- 写成功
- 该数据从端口写上准确地反映
数据写入。
- 将数据从读取端口上是无效的。
冲突不会造成任何物理伤害。
单端口时序
图33
示出了一个块的一个端口的时序图
RAM存储器。块RAM的AC开关特性
在数据表中指定。块RAM内存
最初禁用。
在CLK引脚的第一个上升沿， ADDR ， DI ， EN ，
WE和RST引脚采样。 EN引脚为高电平且
WE引脚为低电平时，表示读操作。在DO巴士
包含的存储单元， 0×00中的内容，如
由ADDR总线表示。
在CLK引脚的第二上升沿， ADDR ， DI ，EN
WR和RST引脚被重新采样。 EN和WE引脚
都高，表示写操作。在DO总线镜子
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
34
