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的Spartan- IIE FPGA系列：功能描述。
DATA [7 ：0]的
CCLK
写
忙
M1 M2
M0
M1 M2
M0
的Spartan- IIE
的Spartan- IIE
D0:D7
CCLK
写
忙
CS(0)
CS
节目
DONE
INIT
GND
DONE
INIT
节目
CS(1)
D0:D7
CCLK
写
忙
CS
节目
DONE
INIT
GND
DS077-2_06_110102
图20：
从并行配置电路图
多的Spartan -IIE FPGA能够使用可配置
从并行模式，并作出启动simulta-
neously 。以这种方式配置多台设备，接线
个人CCLK ，数据，写，和所有的BUSY引脚
器件并联。各个装置被装载另行
得非常好主张通过各设备依次CS引脚和
写入相应的数据。同步到DONE启动时间
用于确保该启动序列未开始
直到所有的FPGA已经被加载。看
启动，
第23页。
为从并行模式下的时序如图
图26中的
第50页。
对于本示例，用户握住WRITE和CS
低整个的写操作的顺序。注意
当CS被置在连续个CCLK ，写操作必须
既保持断言或无效。否则中止
将被启动，如在接下来的章节。
1.驱动器上的数据D0- D7 。请注意，为了避免争，
数据源不应该被启用，而CS为低电平
并写为高。同样，虽然写的是高，不
多个设备的CS应被认定。
2.在CCLK的上升沿：如果BUSY为低电平时，数据是
接受了这个时钟。如果BUSY为高电平（从以前的
写）时，数据不被接受。验收会，而不是
发生在第一个时钟后， BUSY变为低电平，而
数据必须被保持，直到出现这种情况。
3.重复步骤1和2直到所有的数据已被发送。
4.解除报警CS和WRITE 。
写
当使用从并行模式，写操作发送
字节宽的配置数据到FPGA的数据包。
图21 ，第28页
示出的写序列的流程图
用于将数据加载到了Spartan -IIE FPGA 。这是一
扩大在"Load配置数据Frames"块
图16 ，第23页。
DS077-2 （ V2.3 ） 2008年6月18日
产品speci fi cation
www.xilinx.com
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