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R
的Spartan- II FPGA系列：功能描述。
所有垫保护，防止因静电损坏
放电（ESD）和从过电压瞬变。两
的过电压保护设置形式，一种是
允许5V的合规性，而另一个没有。对于5V
合规性，连接到地的齐纳状结构
原来当输出上升到大约6.5V上。当
5V遵守不是必需的，常规的钳位二极管
可被连接到输出电源电压V
CCO
。该
的过电压保护器类型，可以选择
单独为每个垫。
所有Spartan - II FPGA的IOB支持IEEE 1149.1兼容
边界扫描测试。
这三个IOB寄存器的功能既可以作为边沿触发
D型触发器或电平敏感的锁存器。每个IOB有
一个时钟信号（CLK ），由三个寄存器共享和
独立时钟使能（ CE）每个寄存器的信号。在
除了在CLK和CE的控制信号，这三个
寄存器共享一个置位/复位（ SR ） 。对于每个寄存器，这
信号可以被独立配置为同步
设置同步复位，异步预置，或
异步清零。
在框图中未示出，但通过控制一个特征
该软件是极性控制。的输入和输出缓冲器
和所有的IOB控制信号的具有独立极性
控制。
可选的上拉和下拉电阻和可选的
弱保持器电路被连接到每个焊盘。之前
配置不参与配置所有输出
强制进入其高阻抗状态。下拉
电阻和弱门将电路处于非活动状态，但
输入可以可选地被向上拉。
表3：
支持I / O标准（典型值）
输入
参考
电压
(V
REF
)
不适用
不适用
不适用
0.8
1.0
0.75
0.9
0.9
1.5
1.25
1.5
1.32
产量
来源
电压
(V
CCO
)
3.3
2.5
3.3
不适用
不适用
1.5
1.5
1.5
3.3
2.5
3.3
3.3
板
终止
电压
(V
TT
)
不适用
不适用
不适用
1.2
1.5
0.75
1.5
1.5
1.5
1.25
1.5
不适用
输入路径
缓冲区在Spartan - II FPGA IOB输入路径路由
输入信号直接向内部逻辑或通过
可选的输入触发器。
在本触发器的D输入端的可选延迟元件
消除了焊盘与焊盘保持时间。的延迟相匹配
和FPGA的内部时钟分配延迟，当
用过的，确保了焊盘与焊盘保持时间为零。
每个输入缓冲器可被配置为符合任何的
低电压信号标准所支持。在一些
这些标准的输入缓冲器利用用户提供的
阈值电压V
REF
。供应V的需要
REF
规定
约束其标准可在接近使用
给对方。看
"I / O银行， "第9页。
有可选的上拉和下拉电阻，每个
输入配置后使用。
I / O标准
LVTTL （ 2-24毫安）
LVCMOS2
PCI （ 3V / 5V ，
33兆赫/ 66兆赫）
GTL
GTL +
HSTL I类
HSTL III类
HSTL IV类
SSTL3 I类
和二
SSTL2 I类
和二
CTT
AGP-2X
输出路径
输出路径包括驱动一个三态输出缓冲器
的输出信号送到垫上。输出信号可以是
路由到缓冲器直接从内部逻辑或通过
一个可选的IOB输出触发器。
的输出的三态控制，也可以直接发送
从内部逻辑电路或通过倒装倒装提供
同步启用和禁用。
每路输出驱动器可独立编程的
宽范围的低电压信号的标准。每路输出
缓冲器可提供高达24 mA和吸收高达48 mA的电流。驱动器
强度和压摆率控制减少总线瞬变。
在大多数的信令标准，输出高电压
依赖于外部供应的V
CCO
电压。需要
供应V
CCO
规定了该标准的约束
可用于在接近彼此。看
"I / O
Banking" 。
一个可选的弱保持器电路被连接到每个
输出。选中时，电路监控上的电压
垫和弱驱动引脚为高电平或低电平，以匹配
输入信号。如果该引脚被连接到多个源
信号弱的门将保持信号在其最后的状态，如果所有
的上拉电阻器的激活之前的配置是
控制由配置模式引脚在全球范围内。
如果上拉电阻没有被激活，所有的引脚会浮起。
因此，外部上拉或下拉电阻必须
被设置在将在一个良好定义的逻辑需要的管脚
之前的配置级别。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
8
