PLL650-02

低EMI网络LAN时钟

连接的双向销

的双向引脚用作上电时的输入，并且作为输出，只要输入已经被锁存。的价值

输入锁存-在上电时。根据不同的引脚（见引脚说明）上，输入可以是三电平或标准2级。

不像单向引脚，双向引脚不能直接连接到GND或VDD ，以便将输入到设置为"0"或"1" ，

由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉电阻是本。这使得

当没有外部的下拉电阻器连接在引脚和GND之间将要设定的默认值（根据定义，一个三电平

输入具有"M" （中）一个缺省值，如果它没有连接） 。为了双向引脚连接到非缺省值，则

输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。

注意：

当输出负载呈现

相比于内部的上拉电阻的低阻抗，内部的上拉电阻可能不足以拉动输入向上

为逻辑“ 1 ” ，和一个外部上拉电阻可能需要。

为双向输入，引脚和GND之间的外部负载电阻必须足够小（比

内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当

引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是

推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用

图）。

注意：

当输出被用于驱动一个负载呈递之间的输出端子与VDD的电阻小本，

电阻实质上是并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻器可

已被确定尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是

驱动74FXX TTL组件时尤其如此。

应用框图

内部芯片

VDD

外部电路

R

up

上电

RESET

R

RB

产量

EN

双向引脚

时钟负载

LATCHED

输入

LATCH

R

UP

/

4

跳线设置

注意：

RUP = 120kΩ为50MHz的/ OE （引脚3 ） ; RUP = 60K

为FS（ 0 ：1）。 R在从1到0 ，而RB开始从0到1 。

47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991

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