PIC18F2423/2523/4423/4523
图26-11 ：
RE2/CS
并行从动端口时序（ PIC18F4423 / 4523 ）
RE0/RD
RE1/WR
65
RD7 ： RD0
62
63
注意：
参见图26-4负载条件。
64
表26-13 ：并行从动端口要求（ PIC18F4423 / 4523 ）
参数。
号
62
63
64
65
66
符号
TdtV2wrH
TwrH2dtI
TrdL2dtV
TrdH2dtI
TibfINH
特征
数据在WR有效之前
↑
或CS
↑
（设定时间）
WR
↑
或CS
↑
以数据输入
无效的（保持时间）
PIC18FXXXX
PIC18LFXXXX
民
20
20
35
—
10
—
最大
—
—
—
80
30
3 T
CY
单位
ns
ns
ns
ns
ns
V
DD
= 2.0V
条件
RD
↓
和CS
↓
到数据输出有效
RD
↑
或CS
↓
到数据输出无效
抑制国际羽联FL AG位被清除
WR
↑
或CS
↑
DS39755B页350
初步
2007 Microchip的技术公司
