NBC12430 ， NBC12430A
大部分的信号可在测试输出端子是
只为设备本身的性能验证有用。
然而，在PLL旁路模式可能会感兴趣的
板级调试功能。当T [2：0 ]被设定为110 ，
该装置被置于PLL旁路模式。在这种模式下
S_CLOCK输入被直接送入M和N分频器。
N分频器驱动歼
OUT
差分对和M个
计数器驱动测试输出引脚。在这种模式下
S_CLOCK输入可用于低速板级
功能测试和调试。绕过PLL和驾驶
F
OUT
直接给出的测试时钟的用户更多控制
通过时钟树发送。图6显示了功能性
设置PLL旁路模式。由于S_CLOCK是
CMOS电平的输入频率被限制为250 MHz或
减。这意味着最快在F
OUT
引脚可通过进行切换
该S_CLOCK为250兆赫的最小分频比
在N计数器为1。需要注意的是对的M计数器输出
测试输出将不会是一个占空比为50％ ，由于该方法的
分频器实现的。
T2
0
0
0
0
1
1
1
1
T1
0
0
1
1
0
0
1
1
T0
0
1
0
1
0
1
0
1
TEST
（引脚20 ）
移位寄存器OUT
高
FREF
M计数器OUT
F
OUT
低
PLL旁路
F
OUT
B
4
M[8:0]
N[1:0]
P_LOAD
M，N
图4.并行接口时序图
S_CLOCK
S-DATA
T2 T1
第一次
位
T0
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
LAST
位
S_LOAD
图5.串行接口时序图
FREF_EXT
MCNT
SCLOCK
M计数器
PLL 12430
VCO_CLK
0
1
SEL_CLK
FDIV4
MCNT
低
F
OUT
MCNT
FREF
高
N
B
(1, 2, 4, 8)
F
OUT
（ VIA ENABLE GATE ）
7
TEST
MUX
0
TEST
LATCH
SDATA
RESET
移
REG
T0
14BIT
T1
T2
SLOAD
PLOAD
解码
T2 = T1 = 1 ， T0 = 0 ：测试模式
SCLOCK选择， MCNT是在测试输出， SCLOCK
B
N是基于F
OUT
引脚。
PLOAD作为复位测试引脚锁存器。当锁存器复位， T2数据被移出测试引脚。
图6.串行测试时钟框图
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