奥斯汀半导体公司
MT5C1001
有限
SRAM
功能框图
V
CC
VSS
A
6
A
5
行解码器
1,048,576-BIT
存储阵列
512行×2048
柱
D
A
3
A
15
A
14
A
13
A
8
A
7
I / O控制
A
4
Q
CE \\
WE \\
动力
下
列解码器
A
2
A
1
A
16
A
0
A
17
A
18
A
19
A
10
A
9
A
12
A
11
真值表
模式
待机
读
写
CE \\
H
L
L
WE \\
X
H
L
产量
高-Z
Q
高-Z
动力
待机
活跃
活跃
引脚分配
针
A
0
-A
19
WE \\
CE \\
D
Q
NC
V
CC
V
SS
转让
地址输入
写使能
芯片使能
数据输入
数据输出
无连接
+ 5V电源
地
MT5C1001
2.0版本2/00
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