ESMT
DDR SDRAM
特点
JEDEC标准
内部流水线双数据速率的体系结构，在每个时钟周期2的数据访问
双向数据选通（ DQS）
片上DLL
差分时钟输入（ CLK和CLK ）
DLL对齐DQ和DQS与CLK的过渡转型
四银行操作
CAS延迟： 2 ， 2.5 ， 3
突发类型：顺序和交错
突发长度： 2 ， 4 ， 8
除了数据& DM进行采样的系统时钟的上升沿的所有输入（CLK）
我的数据在数据选通信号的两边/ O转换（ DQS ）
DQS是边沿对齐的数据进行读取;中心对齐与写入数据
数据屏蔽（ DM）只写屏蔽
对于2.5V的部分，V
DD
= 2.3V ~ 2.7V, V
DDQ
= 2.3V ~ 2.7V
自动&自我刷新
64ms的刷新周期，周期4K
SSTL - 2 I / O接口
66pin TSOPII和60球BGA封装
M13S64164A
工作温度条件-40
°
C~85
°
C
1M ×16位×4银行
双倍数据速率SDRAM
订购信息：
产品编号
M13S64164A -5TIG
M13S64164A -6TIG
M13S64164A -5BIG
M13S64164A -6BIG
最大频率
200MHz
166MHz
200MHz
166MHz
2.5V
BGA
VDD
2.5V
包
66TSOPII
评论
无铅
无铅
晶豪科科技有限公司
出版日期： 2009年3月
修订： 1.0
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