初步的技术数据
AD7450A/AD7440
电路信息
该AD7450A / AD7440是12位和10位，快速，低
功耗，单电源，逐次逼近模 -
数字转换器（ADC） 。他们可以采用5 V工作
和3 V电源供电，能够吞吐速率
高达1MSPS时用18MHz的SCLK供给。他们
需要一个外部基准要施加于V
REF
销，
与参考的选择的值取决于
电源和什么适合的应用程序。
该AD7450A / AD7440需要一个外部参考。
当采用5 V电源供电，最大操作参考
可应用为3.5V ，当与一个3伏操作
供给，可施加的最大参考是2.2
五， （见“参考科'） 。
该AD7450A / AD7440具有一个片上差分采样
保持放大器，逐次逼近（ SAR ）
ADC和一个串行接口，可安装在8引线
SOT- 23或MSOP封装。串行时钟输入AC-
从该部分正如事实数据，并且还提供了时钟源
为逐次逼近型ADC 。该AD7450A /
AD7440功能可降低电源掉电选项
转换之间的消费。掉电为特色的
TURE横跨标准串行接口实现
一节中的“操作模式”中描述。
转换器操作
断开一次转换开始。控制
逻辑和电荷再分配DAC可以添加
和减去固定数额的费用从采样
电容阵列，以使比较器恢复到的天平
高级状态。当比较器重新平衡后，
转换完成。控制逻辑产生
ADC输出代码。的输出阻抗
来源驱动V
IN +
和V
IN-
引脚必须
匹配，否则两个输入将具有不同的设定
tling倍，从而导致错误。
电容式
DAC
比较
控制
逻辑
B
VIN +
V IN-
一SW1
一个SW2
B
VREF
Cs
SW3
Cs
电容式
DAC
图5. ADC转换阶段
ADC传递函数
该AD7450A / AD7440是一个逐次逼近
ADC基于两个电容的DAC 。图4和图5
在收购ADC的演出简化原理图和
分别转换阶段。该ADC包括
控制逻辑，一个SAR和两个电容的DAC 。
在图 -
茜4 （采集相位） ， SW3被闭合，SW1和
SW2在位置A ，比较器的的天平举行
高级条件和采样电容器阵列获取
对输入的差分信号
电容式
DAC
比较
控制
逻辑
输出编码该AD7450A / AD7440是2的
补充。所设计的代码转换发生在suc-
cessive LSB的值（即1LSB ， 2LSBs等）。在LSB
在AD7450A的大小是2xV
REF
/ 4096和LSB大小
该AD7440是2xV
REF
/ 1024 。理想的转换character-
该AD7450A / AD7440的信息研究所示于图6 。
011...111
011...110
1LSB = 2xVREF / 4096 （ AD7450A ）
ILSB = 2xVREF / 1024 （ AD7440 ）
ADC CODE
000...001
000...000
111...111
B
VIN +
V IN-
一SW1
一个SW2
B
VREF
Cs
SW3
Cs
100...010
100...001
100...000
-VREF + 1LSB
0LSB
+ VREF - 1 LSB
电容式
DAC
模拟量输入
（ VIN + - VIN- ）
图4. ADC采集阶段
图6. AD7450A / AD7440理想传递特性
当ADC启动转换（图5） ， SW3，将
打开和SW1和SW2将移动到位置B ，使
比较器变得不平衡。两个输入都
REV 。 PRF
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