ISL6123 ， ISL6124 ， ISL6125 ， ISL6126 ， ISL6127 ， ISL6128 ， ISL6130
声明并拉低。接下来，所有四个匝道关闭
在DLY_OFF引脚电容充电用1μA
源和当任何斜坡电容达到DLY_Vth ，一
锁存器被设置，一个电流被吸收在各门
引脚关闭其外部MOSFET 。当门
电压大约为0.6V时， GATE拉下来
其余部分的方式以更高的电流电平。每一个人
因此，外部FET关闭时去除的电压
负载在编程的顺序。
的ISL6123和ISL6124具有相同的功能
除了与ISL6124启用Active极性
有一个使能输入。此外，该ISL6123和
ISL6130还具有超低功耗的睡眠状态时，
使是低的。
该ISL6125具有相同的个性作为ISL6124但
而不是充电帮浦驱动门输出它具有开放
漏，可拉至VDD的最大的输出。
的ISL6126和ISL6130是在不同的
顺序上是没有确定的时间，但电压
确定的。每四个信道的操作
独立地，使得一旦该IC被偏置和中的任一项
UVLO的输入大于0.63V内部
参考文献中，使输入也满足与门
对于相关的UVLO输入将开启。反过来，另
UVLO输入需要满足的相关盖茨
到导通。 150毫秒后，所有的门都完全对（ GATE
电压= VQP ） ，复位释放高走。该
UVLO的输入可以通过一个预先接通被驱动
输出轨提供的电压来确定序列或
逻辑信号输入。任何后续的UVLO电平<其
编程水平将拉动相关GATE和
RESET输出低电平（如果以前发布的） ，但不会
锁存关断对方大门。预定的关断是
通过解除报警启用实现的，这将导致
复位锁存低，所有四个门输出跟随
编程关闭序列相似ISL6124 。
该ISL6127是四通道序列预编程
为A-B - C-D导通和D-C -B -A关断。所有四个后
UVLO和ENABLE输入，满足了 10ms时，
序的开始和该序列中的下一个门
开始斜坡上升，一旦前面的门已经到达
VQP -1V 。在160ms之后，最后门是在VQP ，复位
输出将被拉高。一旦任何UVLO不满意，
RESET拉低， SYSRST被拉低，所有的门
被同时关闭。当Enable信号
高为D GATE将开始拉低，一旦低于0.6V
下一个门将，然后开始拉低，并以此类推，直到全部
盖茨是在0V 。卸载，该关闭顺序将
完成<1ms 。该变体提供了以更低的成本和尺寸
实现与外部延迟电容不
使用。由于延迟电容器不使用时，该集成电路
不能耽误后续门的开始，因此，
必要的稳定或系统的内部管理需要
可以考虑。
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该ISL6128是一个四信道设备组的四个
信道为两组的两个通道的每一个，为A，B
和C，D各组具有其自己的ENABLE和RESET
I / IO引脚。这需要所有四个UVLO无一不使得
满足测序开始。在A， B组第一将
之后的第二开启10ms的ENABLE被拉低以A
那么B随后打开了C，那么D.一旦前面
GATE = VQP下一DLY_ON引脚开始充电了
电容从而把所有的四个门。约
d后GATE = VQP RESET输出释放到160毫秒
高。一旦任何UVLO不满意，只有相关
集团的RESET和两个门都被拉低。相关
EN输入要被循环的故障组要导通的
再次。正常的关机是由两种信令都可以调用
ENABLE输入高，这将导致所有的两个相关
从开启大门，关机顺序相反。 DLY_X
电容导通期间调整栅极之间的延迟
和关闭，但尚未顺序。
期间的偏置向上的RESET输出保证是在
正确的状态，与VDD低于1V 。
在SYSRST引脚如下在上电时的VDD与弱
内部上拉，并同时为输入和输出连接
提供两种功能。作为输入时，如果它被拉低全部
盖茨将无条件关闭， RESET拉低，
（参见图7）。该输入也可以被用来作为一个没有等待
使能输入，如果所有输入（ ENABLE和UVLO ）很满意，
它不通过等待 10ms的启动延迟启动
DLY_ON电容发布的时候去高收费。作为一个
输出，实现在多个定序器时，它是非常有用的
设计需要与一个杀死开关同时关断
在所有的音序器。一旦任何UVLO不满意更长
比TFIL相关SYSRST将拉低拉其他
SYSRST投入低，以致在共同的连接从而
无条件关停多个所有输出
音序器。
除的导通故障后的ISL6128 ，重启
顺序自动一旦满足所有要求。这
允许对序列发生器和一个之间没有相互作用
控制器IC如果需要的话。在启动和复位I / O都可以
供的反馈和控制一个更高的水平，如果需要的。该
ISL6128要求相关ENABLE被用于循环
重新启动其关联的组的门。如果没有电容器
连接DLY_ON或DLY_OFF管脚和地之间的
那么所有这些相关的盖茨开始后立即开启
在10毫秒（ TUVLOdel ） ENABLE稳定时间出来了
过期和盖茨立即开始关闭时，
启用断言。
如果一些钢轨是待测序一起，以
消除电容器方差的时间，并获得效果
降低成本，一个共同的电容器可以被连接到两个或
更多DLY_ON或DLY_OFF引脚。在这种情况下，乘以
通过的共同DLY_X引脚的数量，以电容值
保持所期望的定时。
表1示出了从开始时的标称时间延迟
FN9005.10
二〇〇八年十月一十五日
