IS42S32800D ， IS45S32800D
读和写
读脉冲串开始与一个READ命令，如
在读命令图所示。
起始列和行地址被提供有
读命令，并自动预充电是已启用或
对于突发访问禁用。如果自动预充电使能，
被访问的行进行预充电完成时的
突发。在跟着所使用的通用的READ命令
降脂插图，自动预充电被禁用。
在读期间突发的，有效的数据输出元
起始列地址将是可利用以下的
读命令后， CAS延迟时间。每个后续
数据输出元件将是有效的下一个正的时钟
边缘。 CAS延迟图表显示一般的时间
对于每个可能的CAS等待时间的设置。
当一阵后，假设没有其他命令
已经启动， DQS的会去高阻抗。一个全页突发
将继续下去，直到结束。 （在页面的末尾，就会
wrap to column 0 and continue.)
从任何读突发数据可以与子被截断
序贯READ命令，并且从一个固定长度的数据
READ突发可以随后立即从数据
READ命令。在这两种情况下，一个连续的数据流
可维持。从新的第一个数据元素
爆遵循完爆任的最后一个元素
或更长的脉冲串的最后一个所希望的数据元件，其
被截断。
新的读命令前应发出X周期
在时钟边沿处的最后一个要求的数据单元是
有效的，在那里
x
等于CAS延迟时间减一。这
显示在连续的读突发的CAS延迟
两个和三个;数据元素的n + 3或者是最后的
一阵四，最后的期望较长一阵。该
SDRAM采用流水线结构，因此不
不需要用一个预取architec-相关的2n个规则
真实存在。读命令可以在任何时钟周期启动
继之前的读操作。全速随机
读访问可以执行相同的银行，如
在随机读访问，或者以后每次显示
READ可以执行到不同的银行。
从任何读突发数据可以与子被截断
从一个固定长度的序贯WRITE命令和数据
READ突发可以随后立即从数据
写命令（受总线周转的限制） 。
在写突发可在时钟上升沿启动im-
最后一个（或最后希望）数据元以下的治疗中
从读突发，前提是I / O争用可
避免使用。在一个给定的系统设计，可以存在一个可能
sibility ，该装置驱动所述输入数据将去低 - Z
前SDRAM的DQ变成高阻态。在这种情况下，至少
一单周期延迟应在最后一次读取之间发生
数据和写命令。
集成的芯片解决方案，公司
- www.issi.com
版本B
03/27/09
读命令
CLK
CKE
CS
RAS
CAS
WE
A0-A8
A9, A11
自动预充电
列地址
高
A10
NO预充电
BA0 ， BA1
银行地址
在DQM输入用于避免I / O争用，如图所示
in Figures RW1 and RW2. The DQM signal must be as-
牢固插入（高）的至少3个时钟之前的写
命令（ DQM延迟两个时钟的输出缓冲器）
抑制数据从读取的。一旦写
命令注册， DQS的会变成高阻态（或保持
高Z ） ，而不管DQM信号的状态如何，只要
DQM的是活跃的时钟之前到WRITE
命令截断READ命令。如果不是，则
第二次写操作将是无效的写操作。例如，如果
DQM was LOW during T4 in Figure RW2, then the WRITEs
at T5 and T7 would be valid, while the WRITE at T6 would
是无效的。
在DQM信号必须撤除之前写
命令（ DQM延迟为零的时钟输入缓冲器）
以确保所写入的数据不被屏蔽。
固定长度的脉冲串读之后可以或截短的
有一个预充电命令，同一家银行（提供
该自动预充电未激活） ，以及一个全页突发
可以用预充电命令给被截断
同一家银行。应发出预充电命令
x
在这最后所需的时钟沿之前周期
数据元是有效的，其中
x
等于CAS延迟
减一。这显示在读取到预充电
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