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HY[B/I]25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit的双数据速率SDRAM
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功能说明
256 Mbit的双数据速率SDRAM是高速CMOS ，包含动态随机存取存储器
268435456位。在256兆位双数据速率SDRAM的内部构造为四组的DRAM 。
在256兆位双数据速率SDRAM采用一个双数据速率的体系结构来实现高速操作。该双
数据速率的体系结构本质上是2n个预取结构，与一个接口用于传输每个时钟两个数据字
周期在I / O引脚。为256兆双倍数据速率SDRAM单个读或写访问由一个单一的2n位的宽，
在内部DRAM核心的一个时钟周期的数据传输和两个相应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
读取和写入访问到DDR SDRAM是突发式;存取开始在一个选定的位置，并持续一段
在编程序列位置设定的号码。访问开始激活命令的登记，
，然后接着是读或写命令。注册与激活指令的地址位用于
选择银行和行访问（ BA0 ， BA1选择银行; A0 - A12选择行） 。地址位注册
一致的READ或WRITE命令被用来选择突发存取的起始列的位置。
之前的正常运行中， DDR SDRAM，必须初始化。以下各节提供涵盖的详细信息
设备初始化，寄存器定义，命令描述和设备操作。
修订版2.3 ， 2007-03
03062006-8CCM-VPUW
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