附录D引脚状态
模式3和4：
图D.2为的情况下的时序图，其中
在一个变低
在模式3或4的外部存储器存取当
变为低电平时，所有端口被初始化为
输入状态。
,
,
,
和
0
去高，而D
15
到D
0
进入高阻抗状态。
地址总线被初始化为低输出电平2.5
φ
的低电平之后的时钟周期
进行采样。然而，当PA的
4
以PA
6
被用作地址总线时，或者当P8
3
到P8
1
和PB
0
以PB
3
用作CS输出引脚，则它们转到高阻抗状态，同时作为
变低。时钟引脚P6
7
/ φ变为输出状态时的下一个上升
φ
后
变低。
访问外部
内存
T
1
P6
7
/φ
水库
内部复位
信号
A
20
到A
0
CS
0
AS ， RD
（READ ）
重水堆，轻水堆
（写）
D
15
到D
0
（写）
I / O端口，
PA
4
/A
23
以PA
6
/A
21
,
CS
7
to
CS
1
高阻抗
H'00000
T
2
T
3
高阻抗
图D.2在内存访问复位（模式3和4 ）
牧师6.00 2005年3月18日第955 970
REJ09B0215-0600
SER
SER
SER
SER
SER
SC
RWL RWH DR SA
