电荷泵下降与降低数据转换。中
病理信号，数据转换密度降低
从0.5到0.05 ，但摆的PLL的性能不
显著变化。
因为大多数的PLL电路是数字的，这是非常强大的
像其他数字系统，一般都比较稳健
比模拟计数器。此外，信号，如DM
（86） ，它代表了内部的功能，可以是
无需增加额外的文物产生。因此，系统
调试也可进行这些功能。该
完成转换PLL是由若干块，包括
相位检测器，电荷泵及外部
压控振荡器（ VCO ） 。
GS1522 PLL
PCLK_IN
相
探测器
DIVIDE-BY-20
GO1515
VCO
GS1522
图。 15锁相环频率合成器
7. LOCK逻辑
0.2
输入
0.1
产量
0.0
压摆PLL响应
逻辑用于产生PLL_LOCK （15）信号，该信号
基于LFS的信号和锁相信号。当
没有任何数据输入端，积分器将充
最终达到饱和，在任一端。通过感测饱和
积分器，它确定没有数据存在。如果
无论数据是不存在或相位锁定为低时，锁
信号由低。逻辑信号被用于获取
频率扫描积分。注入电流
到积分器的相加节点实现了
横扫。扫描被禁用，一旦相位锁定为有效。
扫描的方向也发生了变化，一旦LFS
饱和的任一端。
8.相位检测器
相（UI）的
相（UI）的
0.2
输入
0.1
产量
0.0
线性（传统） PLL响应
图。 14 PLL特性
6.锁相环频率合成
该GS1522需要HDTV并行时钟（ 74.25或
74.25 / 1.001兆赫） ，以合成一个串行时钟，它是20
次使用一个并行时钟频率（ 1.485MHz ）
锁相环（ PLL） 。此串行时钟，然后用于
选通输出串行数据。图15示出此
操作。压控振荡器通常在频率自由运行
收的串行数据速率。一分频电路20转换
自由运行的串行时钟频率大约是
的并行时钟。内的相位检测器，所述divided-
通过-20的串行时钟，然后与参考
从PCLK_IN销并行时钟（ 2）。基于该
超前或滞后的分频时钟的对准到
输入的参考时钟，将串行数据输出同步
到输入并行时钟。以下各节
更加详细地描述的功能块。
的转换的PLL中使用的相位检测器部
GS1522是一个双电平数字相位检测器。这表明
无论之前或之后发生的与数据转换
相对于所述内部时钟的下降沿。当
相位检测器被锁定时，该数据转换边缘是
对准到时钟的下降沿。该输入数据是
然后，通过在时钟的上升沿采样，如图
图16.在这种方式下，所允许的输入抖动是1UI页
在一个理想的情况。然而，由于建立和保持时间，
在GS1522通常达到0.8UI PP输入抖动
公差而不会造成任何错误在该块中。当
信号被锁定到内部时钟，从控制输出的
相位检测器被刷新，在各过渡
数据输入的上升沿。在此期间，相位
时钟漂移的一个方向。
相位校准
EDGE
RE-时序
EDGE
同相时钟
0.8UI
输入时钟
其抖动
输出数据
图。 16鉴相器特性
10
GENNUM公司
522 - 26 - 00
