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GM72V66841CT/CLT
引脚说明
引脚名称
CLK
（输入引脚）
CKE
（输入引脚）
描述
CLK是主时钟输入到该引脚。另一输入信号被称为
在CLK的上升沿。
该引脚确定下一CLK是否是有效的。如果CKE是高，则
下一个CLK的上升沿是有效的。如果CKE是低电平，下一个CLK的上升沿
无效的。该引脚用于掉电和时钟挂起模式。
当CS为低时，命令输入周期变为有效。当CS为高电平时，
所有的输入将被忽略。然而，内部操作（银行主动，爆
操作等）被保持。
虽然这些引脚名称相同的那些常规的DRAM ，
它们的功能以不同的方式。这些引脚定义操作命令（读，
写，等等），这取决于它们的电压电平的组合。有关详细信息，
参考命令操作部。
行地址（ AX0到AX11 ）由A0在银行确定为A11级
活跃的指令周期CLK上升沿。列地址（ AY0到AY8 ;
GM72V66841CT / CLT ）由A0决心A8级在读或写
指令周期CLK上升沿。这列地址变成爆
访问开始地址。 A10定义了预充电模式。当A10 =高点
预充电命令周期，所有银行都预充电。但是，当A10 =
低的预充电命令周期，只有被选中的行
A12 / A13 （BS）被预充电。
CS
（输入引脚）
RAS ，CAS和WE
（输入引脚）
A0 ~ A11
（输入引脚）
A12/A13
（输入引脚）
A12 / A13是银行选择信号（ BS ） 。的存储器阵列
GM72V66841CT / CLT分为0的银行，银行1 ， BANK2和银行3 。
GM72V66841CT / CLT包含4096行×512列×8位。如果是A12
低，如果A13为低，银行选择0 。如果A12是高和A13为低，
银行1被选中。如果A12为低和A13为高，银行2中选择。如果A12
是高和A13为高，银行3被选中。
DQM ，
DQMU / DQML
（输入引脚）
DQM ， DQMU / DQML控制输入/输出缓冲器。
*读操作：如果DQM ， DQMU / DQML高，输出缓冲器
变成高阻抗。如果DQM ， DQMU / DQML为低电平时，输出缓冲器
变低-Z 。
*写操作：如果DQM ， DQMU / DQML是高，以前的数据保存
（新的数据不被写入） 。如果DQM ， DQMU / DQML为低时，所述数据是
写的。
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