的Stratix II体系结构
图2-3 。直接链路连接
从直接链接互联
左LAB ， TriMatrix存储器
块， DSP块，或IOE输出
从直接链接互联
正确的LAB ， TriMatrix存储器
块， DSP块，或IOE输出
的ALM
直接链接
互联
向左
直接链接
互联
向右
当地
互联
LAB控制信号
每个LAB包含专用逻辑驱动控制信号，它的ALM 。
所述控制信号包括三个时钟，三个时钟使两
异步清零，同步清零，异步预置/负载，并
同步加载控制信号。这给出最多11个控制
在一个时间信号。虽然同步加载和明确的信号
执行计数器时通常使用的，它们也可以与使用
其它功能。
每个LAB可以使用三种时钟和三个时钟使能信号。不过，
只能有多达每个LAB两个独特的时钟，如图所示，在实验室
控制信号产生电路中
图2-4 。
每个LAB的时钟和时钟
使能信号被连接。例如，在一个特定的LAB任何ALM
使用
labclk1
信号也使用
labclkena1.
如果LAB同时使用
一个时钟的上升沿和下降沿，它也使用两个LAB-宽时钟
信号。去断言时钟使能信号关闭相应的
LAB-宽时钟。
每个LAB可以使用两个异步清除信号和异步
负载/预置信号。默认情况下， Quartus II软件使用
不
门
回推法来实现的预设。如果禁用
不
门
俯卧撑选项，或指定一个给定的寄存器高处使用电源
Quartus II软件，预设是使用异步加载实现
Altera公司。
2007年5月
2–5
的Stratix II器件手册，卷1
