自适应逻辑模块
图2-12 。有条件的操作实例
加法器的输出
不被使用。
ALM 1
X[0]
Y[0]
梳理&
加法器
逻辑
SYNCLOAD
梳理&
加法器
逻辑
SYNCLOAD
ALM 2
X[2]
Y[2]
梳理&
加法器
逻辑
X[1]
D
Q
X[0]
R[0]
D
Q
一般或
本地路由
syncdata
X[1]
Y[1]
reg0
R[1]
一般或
本地路由
reg1
进位链
X[2]
D
Q
R[2]
一般或
本地路由
reg0
SYNCLOAD
梳理&
加法器
逻辑
carry_out
到本地路由&
然后到LAB-宽
SYNCLOAD
算术模式还提供了时钟使能，计数器使能，
同步上/下控制，加/减控制，同步清除，
同步加载。在LAB局部互连的数据输入产生
时钟使能，计数器使能，同步加/减和加法/减法
控制信号。这些控制信号是很好的候选输入
这是在四个LUT在ALM之间共享。同步清晰
和同步加载选项是LAB-宽信号影响所有
登记在劳顾会。 Quartus II软件会自动将任何
寄存器中未使用的计数器到其他的LAB 。
进位链
进位链提供了专用的快进功能
加法算术或者共享算术模式。进位链可以开始
任一所述第一ALM或在一个LAB第五ALM 。最后的进位输出信号
被路由到ALM中，在那里它被馈送到本地，行或列中互连。
2–16
的Stratix II器件手册，卷1
Altera公司。
2007年5月
