DC &开关特性
表5-85 。最大DCD的DDIO为-4 & -5时钟输出路径栏上的I / O管脚，不需要PLL
设备（ 2/2 ）
注意事项（1 ） ， （ 2 ）
输入的基础上我最大的DCD / O标准饲养的DDIO
时钟端口（在时钟路径中没有PLL ）
TTL / CMOS
3.3/2.5 V
SSTL - 18 I级
SSTL - 18 II类
1.8 -V HSTL I类
1.8 -V HSTL II类
1.5 -V HSTL I类
1.5 -V HSTL II类
1.2 -V HSTL
LVPECL
注意
表5-85 ：
(1)
(2)
表5-85
假设输入时钟为零DCD 。
在DCD规范是基于一个没有逻辑阵列噪音状态。
DDIO列输出I / O
标准
SSTL-2
2.5 V
65
70
60
60
60
90
155
180
SSTL / HSTL
1.8/1.5 V
65
80
70
70
70
100
165
180
单位
1.8/1.5 V
390
375
385
385
390
360
470
180
335
320
330
330
330
330
420
180
ps
ps
ps
ps
ps
ps
ps
ps
表5-86 。最大DCD的DDIO输出的行I / O引脚与PLL的
时钟路径（ 2个第1部分）
注（1）
行DDIO输出I / O
标准
3.3 -V LVTTL
3.3 -V LVCMOS
2.5V
1.8V
1.5 -V LVCMOS
SSTL - 2 I类
SSTL - 2级II
SSTL - 18 I级
1.8 -V HSTL I类
1.5 -V HSTL I类
最大DCD （ PLL输出的时钟输入
DDIO时钟端口）
-3设备
110
65
75
85
105
65
60
50
50
55
单位
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
-4 & -5设备
105
75
90
100
100
75
70
65
70
70
Altera公司。
2007年5月
5–85
的Stratix II器件手册，卷1
