shared_arith_in
carry_in
SYNCLOAD
ena[2..0]
自适应逻辑模块
reg_chain_in
SCLR
asyncload
当地
互联
dataf0
当地
datae0
图2-6 。的Stratix II ALM详细
2–8
的Stratix II器件手册，卷1
4-Input
LUT
行，列&
直接连接的路由
ENA
CLRN
美通社/ ALD
D
Q
ADATA
互联
当地
互联
3-Input
LUT
DATAC
行，列&
直接连接的路由
当地
互联
当地
互联
3-Input
LUT
数据A
当地
4-Input
LUT
数据B
互联
当地
互联
datad
3-Input
LUT
美通社/ ALD
Q
D
ADATA
ENA
CLRN
行，列&
直接连接的路由
行，列&
直接连接的路由
当地
互联
3-Input
LUT
V
CC
当地
互联
datae1
当地
dataf1
互联
carry_out
shared_arith_out
reg_chain_out
clk[2..0]
aclr[1..0]
Altera公司。
2007年5月
