初步
的PSoC
3 ： CY8C34系列数据表
图6-1 。时钟子系统
3-48兆赫
IMO
4-33兆赫
ECO
外部IO
或DSI
0-33兆赫
1,33,100千赫
国际劳工组织
32 kHz的ECO
12-48兆赫
倍
24-48兆赫
PLL
系统
时钟复用
总线/ CPU时钟
分频器16位
s
k
e
w
s
k
e
w
s
k
e
w
s
k
e
w
数字时钟
分频器16位
数字时钟
分频器16位
模拟时钟
分频器16位
数字时钟
分频器16位
7
数字时钟
分频器16位
数字时钟
分频器16位
7
数字时钟
分频器16位
模拟时钟
分频器16位
模拟时钟
分频器16位
数字时钟
分频器16位
数字时钟
分频器16位
模拟时钟
分频器16位
6.1.1内部振荡器
6.1.1.1内部主振荡器
在大多数设计中，国际海事组织是必需的，因为唯一的时钟源
到它的± 1％的精度。国际海事组织的工作，没有外部元件
部分，而且输出一个稳定的时钟。出厂微调每个
频率范围被存储在设备中。随着工厂装饰，
容差为± 1％的偏差在3 MHz ，高达± 5％ ，在48兆赫。该
IMO与PLL结合，最多允许48代
MHz的时钟精度±1％ 。
国际海事组织提供的时钟输出，3 ， 6 ， 12 ， 24 ，和48兆赫。
6.1.1.2时钟倍频器
时钟倍频器在两次的频率输出时钟
输入时钟。该倍频器的工作原理为6输入频率范围
24兆赫（提供12至48兆赫的输出）。它可以是
配置为使用时钟来自IMO ， MHzECO的，或的DSI
（外部引脚） 。
6.1.1.3锁相环
该PLL允许低频率，高精确度的时钟是多
合股到更高的频率。这间较高的权衡
时钟频率和精度以及高功率消耗
并增加了启动时间。
PLL模块提供了一种机制，用于产生时钟
基于各种输入源的频率。该PLL
输出时钟频率在2448 MHz范围内。它的输入
和反馈分频器提供了4032个离散率创造
几乎任何所需的系统时钟频率。最常见的
PLL用途是乘IMO时钟在3 MHz ，它是最
准确产生的CPU的时钟与系统时钟到
器件的最大频率。
在PLL实现了在250μs内锁相环（按位验证
设置）。它可以被配置为使用一个时钟从国际海事组织
MHzECO的， DSI （外部引脚） ，或加倍。 PLL时钟源
可以使用，直到锁定完成，并暗示带有锁位。
在进入低功耗模式前，禁止PLL 。
6.1.1.4内部低速振荡器
国际劳工组织提供的时钟频率，低功耗，
包括看门狗定时器和睡眠定时器。国际劳工组织
生成多达三个不同的时钟： 1千赫， 33千赫，而
为100kHz。
在1 kHz时钟（ CLK1K ）通常用于背景
“心跳式”定时器。这个时钟天生适合于低功耗
监控操作，如看门狗定时器和长
使用中央时轮（ CTW ）睡眠间隔。
中央时轮是一个1 kHz时，自由运行， 13位计数器
国际劳工组织主频。中央时轮始终处于启用状态
除了在休眠模式下，当CPU是在停止
片上调试模式。它可以被用来产生周期性间
中断产生了从低功耗定时或唤醒系统
模式。固件可以复位中央时轮。系统
需要精确的时间应使用实时时钟
能力，而非中央时轮。
文件编号： 001-53304修订版* B
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