为
为
的enCoRe
USB
CY7C63221/31A
3.0
逻辑框图
XTALIN/P2.1
XTALOUT
XTALIN/P2.1
XTALOUT/P2.2
国内
振荡器
XTAL
振荡器
W AKE -了
定时器
内存
96字节
12-bit
定时器
EPROM
3字节
欠压
RESET
W ATCH狗
定时器
低电压
RESET
8-bit
RISC
CORE
打断
调节器
USB
发动机
端口0
GPIO
端口1
GPIO
3.3V
调节器
USB &
PS/2
XCVR
VREG/P2.0
D+ D-
P0.0-P0.7 P1.0-P1.1
4.0
销刀豆网络gurations
（ TOP VIEW ）
CY7C63221A
16引脚PDIP
P0.0
P0.1
P0.2
P0.3
V
SS
V
PP
VREG/P2.0
XTALIN/P2.1
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
P0.4
P0.5
P0.6
P0.7
D + / SCLK
D / SDATA
V
CC
XTALOUT/P2.2
5.0
引脚分配
CY7C63231A/
CY7C63221A-XC
名字
I / O
I / O
I / O
16-Pin
11
12
1, 2, 3, 4,
13, 14, 15, 16
18-Pin/Pad
12
13
1, 2, 3, 4,
15, 16, 17, 18
描述
USB差分数据线（ D-和D +） ，或PS / 2的时钟和数据
信号（ SDATA和SCLK ）
GPIO端口0可以吸收高达50 mA /针，或下沉
控制的高或低可编程电流。还可以源
2毫安电流，提供一个电阻上拉，或作为高
阻抗输入。
IO端口1可以吸收高达50 mA /针，或下沉受控
低或高的可编程电流。也可以源2 mA的电流，
提供一个电阻上拉，或者作为一个高阻抗输入。
第50 7
D / SDATA ，
D + / SCLK
P0[7:0]
P1[1:0]
I / O
NA
5,14
文件编号： 38-08028牧师* B
VPP
VREG/P2.0
XTALIN/P2.1
XTALOUT/P2.2
VCC
D / SDATA
7
8
9
10
11
12
P0.0
P0.1
P0.2
P0.3
P1.0
V
SS
V
PP
VREG/P2.0
XTALIN/P2.1
1
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
10
P0.4
P0.5
P0.6
P0.7
P1.1
D + / SCLK
D / SDATA
V
CC
XTALOUT/P2.2
P0.3
P1.0
4
5
18 P0.4
17 P0.5
16 P0.6
15 P0.7
14 P1.1
13 D + / SCLK
VSS
6
3 P0.2
2 P0.1
1 P0.0
CY7C63231A
18引脚SOIC / PDIP
CY7C63221A-XC/XWC
DIE
[+ ]反馈
