CY7C1471BV33
CY7C1473BV33 ， CY7C1475BV33
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）流通型
SRAM与NOBL 架构
特点
■
■
■
■
■
■
■
■
■
功能说明
该CY7C1471BV33 ， CY7C1473BV33和CY7C1475BV33
是3.3V ， 2米x至36 / 4M ×18 / 1M X 72同步流
专爆的SRAM ，支持真正的无限
备份到后端的读或写操作，而不会在插入
等待状态。该CY7C1471BV33 ， CY7C1473BV33和
CY7C1475BV33都配备了先进的无公交车
潜伏期（ NOBL ）的逻辑。 NOBL 是为了使连续
读或正在传送的数据在每一个写操作
时钟周期。该功能极大地提高了吞吐量
通过SRAM数据，特别是在需要的系统
频繁的写 - 读过渡。
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，其拉高时，挂起
操作和扩展了先前的时钟周期。最大
从时钟的上升接入时延是6.5纳秒（ 133 MHz器件） 。
写操作是由两个或四个字节写选择控制
（ BW
X
）和写使能（WE ）输入端。所有的写操作进行
带有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了防止总线冲突，
输出驱动器同步数据时三态
一个写序列部分。为了获得最佳的实践建议，
指的是赛普拉斯应用笔记
AN1064
“ SRAM系统
指引“ 。
无总线延迟 （ NOBL ）架构，消除死
读写周期之间循环
支持高达133 MHz的总线操作零等待状态
数据被传送在每个时钟
引脚兼容，功能上等同于ZBT 设备
在内部自定时的输出缓冲器控制，这样就不需要
用OE
注册的输入，流经操作
字节写能力
3.3V / 2.5V IO电源（V
DDQ
)
快时钟到输出时间
6.5纳秒（ 133 MHz器件）
时钟使能（ CEN ）引脚使能时钟和暂停操作
同步自定时写
异步输出使能（ OE ）
CY7C1471BV33 ， CY7C1473BV33可用
JEDEC标准的无铅100引脚TQFP无铅和
非无铅165球FBGA封装。 CY7C1475BV33
在无铅和无无铅209球FBGA封装
三芯片使能（ CE
1
，CE
2
，CE
3
）进行简单的深度
扩张
自动断电功能，可使用ZZ模式或CE
DESELECT
IEEE 1149.1 JTAG边界扫描兼容
连拍能力直线或交错突发订单
低待机功耗
■
■
■
■
■
■
■
■
■
选购指南
描述
最大访问时间
最大工作电流
最大的CMOS待机电流
133兆赫
6.5
305
120
117兆赫
8.5
275
120
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 001-15029修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年3月5日
[+ ]反馈
