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CY7C1411JV18 ， CY7C1426JV18
CY7C1413JV18 ， CY7C1415JV18
36 - Mbit的QDR -II SRAM 4字
突发架构
特点
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CON连接gurations
CY7C1411JV18 - 4M ×8
CY7C1426JV18 - 4M ×9
CY7C1413JV18 - 2M ×18
CY7C1415JV18 - 1M ×36
分开独立的读取和写入数据端口
支持并发事务
300 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入端口接口
（在600 MHz的数据传送） ，在300兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR -II工作在1.5周期读延迟时， DLL是
启用
操作类似于QDR -I设备与1周期读延迟
在DLL中关闭模式
可用在×8 ， ×9中，x 18和x 36的配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8 （ ± 0.1V ） ; IO V
DDQ
= 1.4V至V
DD
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
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功能说明
该CY7C1411JV18 ， CY7C1426JV18 ， CY7C1413JV18和
CY7C1415JV18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个单独的端口，以存取存储器阵列。该
读端口有专用的数据输出来支持读操作
tions和写端口则有专用的数据输入，支持
写操作。 QDR -II架构具有独立的数据输入
和数据输出，完全消除需要“转
围绕“与普通的IO设备所需的数据总线。访问
每个端口是通过一个共同的地址总线。对于地址
读取和写入地址锁存备选上升沿
的输入端（K）的时钟。接入到QDR-II的读写
端口是完全相互独立的。为了最大限度地提高
数据吞吐量，读写端口都配备了DDR
接口。每个地址位置与4个8位相关
字（ CY7C1411JV18 ），9位字（ CY7C1426JV18 ） ， 18位
字（ CY7C1413JV18 ） ，或36位字（ CY7C1415JV18 ），该
相继爆出进入或离开设备。因为数据可以是
移入和移出器件上都有的每个上升沿
输入时钟（K和K和C及C） ，内存带宽
同时简化系统设计，消除总线最大化
“转变通” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作对芯片进行
同步自定时写电路。
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选购指南
300兆赫
最大工作频率
最大工作电流
x8
x9
x18
x36
300
965
970
1010
1130
250兆赫
250
745
760
790
870
200兆赫
200
620
620
655
715
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-12557修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年6月25日
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